英特尔关键一战：18A工艺，细节全面披露

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英特尔在 VLSI 2025 研讨会上发表了一篇关于其 18A（1.8 纳米级）制造工艺的论文，将所有关于该制造技术的信息整合到一份文件中。预计新的 18A 生产节点将在功耗、性能和面积方面较上一代产品有显著提升，密度提升 30%，性能提升 25%，功耗降低 36%。

但或许更重要的是，Intel 18A 将是英特尔多年来首个与台积电尖端技术正面交锋的制程技术，届时两者均将于今年下半年投入量产。

对此，Tomshardware作者Anton Shilov撰文对其进行了深入总结，我们摘译如下。

PPA优势

英特尔的 18A 工艺节点专为客户端和数据中心应用领域的各种产品而设计，首款采用该工艺的英特尔产品将是 Panther Lake CPU，该 CPU 将于今年晚些时候正式发布。为了满足不同的应用需求，英特尔 18A 提供了两种库：高性能 (HP) 库；单元高度为 180 纳米 (180CH)；以及高密度 (HD) 库，单元高度为 160 纳米 (160CH)，适用于低功耗应用。

英特尔表示，与Intel 3相比，其 18A 制造技术性能提升了 25%。在运行典型的 Arm 核心子模块（使用 1.1 版本的 180CH HD 库实现）时，该技术无需增加电压或电路复杂度即可实现这一目标。在相同时钟频率和 1.1V 电压下运行时，与Intel 3上的相同设计相比，该技术功耗降低了 36%。在 0.75V 的低电压下，18A 工艺速度提升了 18%，能耗降低了 38%。此外，采用 18A 工艺制造的设计比采用Intel 3的设计占用面积减少了约 28%。

在比较Intel 3和 18A 的电压时，有一个主要问题。前者支持 <0.6V、0.75V、1.1V 和 1.3V，这使其特别适合数据中心设备。这类工作负载在要求峰值性能时，需要跨越数十个核心，爆发到高时钟频率。然后，它需要降频到低功耗状态以节省电量。相比之下，18A 似乎支持 0.4V、0.75V 和 1.1V，这对于客户端 PC 和数据中心 CPU 来说非常好，但对于需要最高时钟速度的处理器来说可能并不理想。然而，Intel 18A 的其他优势可能会弥补绝大多数应用程序缺乏 1.3V 支持的缺陷（稍后会详细介绍）。

至于 SRAM，Intel 18A 工艺包含一个高密度 SRAM 位单元，尺寸为 0.021 µm²，相当于 SRAM 密度约为 31.8 Mb/mm²。这比Intel 4中使用的 0.024 µm² 位单元有了显著提升。这使得Intel 18A 在 SRAM 密度方面与台积电的 N5 和 N3E 节点相当。然而，台积电即将推出的 N2 工艺更进一步，将位单元尺寸缩小至约 0.0175 µm²，并实现了约 38 Mb/mm² 的更高密度。

英特尔的 18A 架构依赖于该公司的第二代 RibbonFET环栅 (GAA) 晶体管，以及PowerVia 背面供电网络 (BSPDN)。下文我们将详细探讨英特尔是如何实现 GAA 晶体管和 BSPSN 的。

带状场效应晶体管

在 GAA 晶体管中，栅极完全包裹沟道，与仅在三面包裹的 FinFET 相比，可提供更出色的静电控制。这种架构使工程师能够通过调整总有效沟道宽度 (Weff) 来精细调整器件特性，以实现高性能或低功耗。这通常通过改变堆叠纳米片的宽度和数量来实现。更多纳米片以及更宽的纳米片可以提高驱动电流和性能，但会降低功耗；而更少或更窄的纳米片则会降低性能和功耗。

英特尔的 18A RibbonFET 晶体管采用四条纳米带（nanoribbons），支持八个不同的逻辑阈值电压 (VT)——NMOS 四个，PMOS 四个——跨度为 180mV。这种 VT granularity是通过基于偶极子的功函数调节实现的，这种方法可以在不改变晶体管物理尺寸的情况下精确控制其行为。考虑到 GAA 晶体管结构（例如 RibbonFET）中严格的空间限制，这种方法尤为重要，因为传统的掺杂调整等方法在这类结构中受到限制。

英特尔论文中的图表显示，尽管 VT 范围如此之广，晶体管仍展现出强大的电气特性，包括陡峭的亚阈值斜率以及在 Id-Vg 和 Id-Vd 曲线上表现良好的驱动电流。这些结果证实，英特尔成功地在整个 VT 范围内保持了器件性能和控制，从而支持灵活的电路设计选择，在同一工艺中平衡频率、功率和漏电。

PowerVia

英特尔的 PowerVia 背面供电网络 (BSPDN) 将供电从芯片顶部金属层迁移至背面，从而在电源和信号线路之间实现物理隔离。该技术解决了诸如后端制程 (BEOL) 层垂直连接电阻上升等问题，从而提高了晶体管效率并降低了功耗。此外，它还能防止电源干扰导致的信号衰减，并允许更紧密地封装逻辑元件，从而提高整体电路密度。

英特尔的 PowerVia 技术将电源输送至晶体管触点，相比台积电的 Super Power Rail（将于 2026 年下半年与 A16 一同推出）而言，其复杂程度略低，后者直接连接每个晶体管的源极和漏极。除了 BSPDN 技术外，英特尔还采用了其新型高密度金属-绝缘体-金属 (MIM：metal-insulator-metal) 电容器，以增强电源稳定性。

英特尔现已披露其背面电源布线的主要优势。首先，PowerVia 将晶体管密度提高 8% 至 10%，这在 18A 工艺使晶体管密度相比Intel 3 增加 1.3 倍的过程中起到了相当大的作用。其次，得益于改进的金属化技术和超低 k 电介质的使用，18A 工艺的正面金属层的阻容 (RC) 性能比Intel 3 提高了约 12%，过孔电阻降低了 24% 至 49%。第三，与Intel 3 相比，18A 的 PowerVia 将电压下降（Intel 3 的最坏情况）降低了多达 10 倍。最后，BSPDN 简化了芯片设计，因为它简化了信号和电源线的布线。

由于PowerVia是业界首个量产的背面供电网络（BSPDN），英特尔还展示了其可靠性测试结果，证明了其长期耐用性和芯片封装交互（CPI）性能。

根据 JEDEC 标准的 TQV 测试，PowerVia 零故障通过了多项应力条件测试，包括在 110°C 和 85% 湿度下进行 275 小时的高加速应力测试、在 165°C 下长达 1000 小时的延长高温烘烤测试，以及在 -55°C 至 125°C 范围内进行 750 次温度波动测试。这些结果证实，PowerVia 能够承受恶劣的工作环境，且不会损害结构或电气完整性。

除了 CPI 可靠性之外，英特尔还评估了 PowerVia 对 SRAM 老化和性能稳定性的影响。在相当于 1000 小时高温运行的条件下，SRAM 阵列保持了稳定的最小工作电压 (Vmin)，并留有余量，未出现性能下降的迹象。这表明 PowerVia 不会对敏感的片上存储器产生负面影响，并且足够坚固，能够在长时间负载下支持数字逻辑和嵌入式 SRAM。总而言之，这些发现旨在肯定 PowerVia 已准备好部署在高性能、长生命周期计算平台上。

可制造性

Intel 18A除了提升性能、降低功耗、实现更高的晶体管密度之外，还简化了生产流程，简化了芯片设计。

通过将电力输送移至背面，英特尔无需正面电网，结合直接 EUV 图案化技术，减少了光罩总数，并简化了前端金属工艺。通过使用尺寸经过定制调整的低氮吸收层光罩，英特尔还实现了 M0–M2 金属层的单次 EUV 图案化。底层金属层的简化降低了工艺复杂性，并有助于抵消基于成熟低成本制造技术添加额外背面金属层的成本。因此，整体设计流程变得更加简单、成本更低。

此外，18A PowerVia 的背面金属层设计具有低电阻和高导热性，有助于管理 GAA 晶体管更高的功率密度。此外，载体晶圆键合也经过优化，可通过背面散热，从而解决高性能晶体管带来的散热挑战。最后，PowerVia 与 Foveros 和 EMIB 等先进封装方法兼容，尽管我们已经从 Panther Lake 使用 18A Tile 和 Foveros 3D 的事实中了解到了这一点。

总而言之，在本文中，英特尔对其 18A 工艺节点进行了全面的技术概述，重点介绍了其架构、性能和可制造性方面的改进，这些改进使其能够与台积电即将推出的 N2 工艺相媲美。18A 工艺引入了英特尔第二代 RibbonFET (GAA) 晶体管和业界首个可量产的背面供电网络 PowerVia。

这些创新共同实现了与Intel 3 相比高达 25% 的性能提升或 36% 的功耗降低，同时晶体管密度也提高了约 30%。

英特尔的 PowerVia 可使密度提高 8–10%，金属层的 RC 改善 12%，电压下降降低 10 倍。

新节点还通过了严格的 JEDEC 可靠性测试，包括 1000 小时高温老化和广泛的热循环，以验证其可用于需要长期工作的设计。此外，英特尔使用 M0-M2 的单程 EUV 工艺进一步简化了前端图案化，从而减少了掩模数量并简化了设计。

然而，18A 是否能帮助英特尔恢复其品牌的光彩仍有待观察，因为该公司仍在艰难前行。

Intel 14A，下一个目标

按照英特尔在Foundry Direct 2025 大会上的介绍，在18A之后，公司即将推出的 14A 工艺节点（计划于 2027 年进行风险生产）。英特尔表示，14A 节点的性能功耗比将比 18A 节点提升 15% 至 20%，这可以通过更高的时钟速度或在相同性能下降低 25% 至 35% 的功耗来实现，具体取决于芯片自身的调校。这一改进很大程度上归功于英特尔全新的直接接触式背面供电网络，该公司将其命名为 PowerDirect。

据介绍，新的 PowerDirect 方案是一种更先进、更复杂的方案，它通过专门的触点将电源直接传输到每个晶体管的源极和漏极，从而最大限度地降低电阻并提高电源效率。与英特尔目前的 PowerVia 方案（通过纳米硅通孔 (Nano TSV) 连接到晶体管的触点层）相比，这是一种更直接、更高效的连接。

14A 节点的晶体管密度也比 18A 节点提高了 1.3 倍。英特尔还针对 14A 改进了其RibbonFET 晶体管，现在称为“RibbonFET 2”。英特尔尚未透露新一代 RibbonFET 的细节，但其总体设计通过利用完全被栅极包围的四层堆叠纳米片（上图为 nmos 和 pmos 晶体管的横截面图），提高了晶体管密度并实现了更快的晶体管切换速度。

与此同时，英特尔还加入了其他新功能来改进节点，例如更宽的阈值电压（Vt）范围，从而实现更广泛的电压/频率曲线。此外，英特尔还展示了其全新的 Turbo Cell 技术，这是一种可定制的设计方法，旨在提供最高的 CPU 频率并提升 GPU 中关键速度路径的性能。

英特尔全新的 Turbo Cells 功能非常出色，但也略显复杂。Turbo Cells 用途广泛，但英特尔特别强调，它们将用于 CPU 和 GPU 的关键路径，通常被称为“加速路径”。这是有原因的。

处理器内的时序路径是指信号在正常运行期间通过导线和逻辑门传输的路径。然而，这些信号的延迟可能会中断处理器的时钟时序。关键路径是指总延迟最长的路径。

由于处理器基于时钟信号运行，因此最慢的关键路径决定了整个芯片的最高频率极限，从而成为整体性能的瓶颈（不同时钟域之间存在差异，但总体原则相同）。芯片设计人员通常会在芯片的这些区域使用更高速的晶体管，但这会降低晶体管密度并增加功耗，因为速度更快的晶体管泄漏更大，从而消耗更多功率。全新的 Turbo Cells 为芯片架构师提供了更精细的工具来缓解关键路径问题。

按照英特尔所说，14A节点具有三个不同的标准单元库，这些库使用特定于工艺节点的构建块（由晶体管构成的标准单元），其中包含预先设计的逻辑门和电路元件。设计人员在设计流程中使用电子设计自动化 (EDA) 软件工具来利用这些库，并通常将它们按行布局。

英特尔的 14A 库包含三个不同的库：“高”库包含针对高频（低密度、易泄漏）优化的晶体管单元，“中”库针对每瓦性能进行了优化，“短”库则专注于针对面积和功耗敏感型应用的密度。英特尔尚未分享各个库的密度信息。

CPU 和 GPU 中大量使用短库，以便在将功率密度保持在可控水平的同时，尽可能多地封装晶体管。这正是英特尔全新 Turbo Cells 的用武之地。

Turbo Cells 旨在通过增加短库的晶体管驱动电流来提高性能，当它们用于创建双高库（两个标准行的高度）时，同时保持高密度排列以实现最佳面积效率。

上图展示了四种不同的 nmos 和 pmos 纳米带/纳米片（粉色和绿色）排列方式，它们具有不同的宽度和配置，可针对不同场景优化驱动电流。纳米带的宽度可以调整，也可以单独合并，形成非常宽的纳米带，以实现最大的驱动电流输出。各种选项为设计人员提供了强大的工具包，可用于定制实现。

英特尔表示，Turbo Cells 最终可用于将速度更快、功耗更低的单元与同一设计模块内的节能单元混合，从而为任何给定的用例创建功率、性能和面积 (PPA) 的适当平衡。

关键路径是最终的瓶颈；可以将其视为链条中最薄弱的环节。英特尔的全新 Turbo Cells 旨在通过加速这些路径来提升处理器的整体性能，但又不会像解决关键路径问题那样做出妥协。我们得等到 2027 年才能看到其最终效果。

https://www.tomshardware.com/tech-industry/semiconductors/intel-details-18a-process-technology-boosts-performance-by-25-percent-or-lowers-power-consumption-by-36-percent

https://www.tomshardware.com/pc-components/cpus/intel-details-14a-performance-and-new-turbo-cells-that-unlock-maximum-cpu-and-gpu-frequency

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