芯片，怎么办？

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芯片行业对高性能有着“永不满足的渴望”。

在去年年底的IEDM大会上，台积电的 2 纳米逻辑平台演示成为一大亮点。

台积电N2 开发团队负责人 Geoff Yeap 在 IEDM 座无虚席的观众面前强调了该代工厂 N2 平台的每瓦性能。Yeap 代表 60 多位 2 纳米平台论文的合著者表示：“技术进步不仅仅关乎性能。它关乎节能计算，这是移动、AI PC 和 AI 处理的关键支柱。”

台积电在 2 纳米节点采用纳米片晶体管，取代自 16 纳米节点以来采用的基于 FinFET 的晶体管。

NS 平台“以预计成本”满足所有全节点 PPA（功率、性能和面积）扩展指标。与之前的节点相比，速度提高了 15%，功率提高了 30%，面积提高了 1.15 倍。Yeap 表示，随着风险制造的进行，2 纳米技术将在 2025 年下半年投入大批量生产。

图 1.N2 具有用于 3DFabric 的 Cu RDL

需求显然存在。

“自 2023 年第一季度生成式 AI 突破以来，AI 与 5G 先进移动和 HPC 一起点燃了整个行业对一流先进节能逻辑技术的无限需求，”Yeap 表示。

NanoFlex 是台积电的术语，指的是混合针对性能、功率或密度进行优化的标准单元，从而实现 Yeap 所说的“CPU 的最佳组合”。“NanoFlex 是我们操纵技术以最低功耗获得最高性能的能力。在性能要求不是最高的块上，我们可以使用 NanoFlex（单元）来达到功率和密度目标。”Yeap表示。

尤其是 N2 晶体管在 0.6 Vdd 以下的低工作电压下表现出色。“低 Vdd 下能效得到增强，速度提高了 20%。N2 技术的每瓦性能在 0.6 V 以下的低 Vdd 下明显更好。”

Yeap 表示：“从头到尾都进行了 3D 优化”，其中包括铜 (Cu) RDL 层，这是之前用于台积电 3DFabric（该代工厂的 SoIC 3D 堆叠技术）的铝 (Al) RDL 层的升级版。

2 纳米开发团队提高了互连的能源效率，特别是在线路中间 (MoL)，如图 1 所示。“通过材料和工艺创新改善栅极接触电阻，使能源效率提高了 55%，线路中间的 R 和 C（电阻和电容）降低了 20%。”

RDL 金属从铝变为铜“性能更好。不再有 Cu-Al-Cu，现在全是铜。”

尽管近年来 SRAM 扩展有所停滞，Yeap 表示 N2 平台的 SRAM 密度为每平方毫米 38.1 兆比特。相比之下，N5 代为 32 Mb/mm2。测试芯片包括 GPU、Serdes 和 256 兆比特 SRAM 密度，制造时“峰值良率达 95%，无需修复”，他说。

智能手机作为“个人助理”

在周日关于逻辑未来的短期课程中，台积电高级总监Lipen Yuan阐述了他对半导体行业如何在 2030 年实现一万亿美元收入的看法。“每十年都会出现一项新的创新，将行业推向新的水平。每一步都有一项创新，人工智能将在 2022 年底腾飞。”

“人工智能的能源效率是王道；它正在推动台积电的所有决策。现在，能源和性能一样重要，”台积电先进技术业务开发高级总监Lipen Yuan表示。

GPU 和其他设备推动了高性能计算 (HPC) 领域的发展，Lipen Yuan指出，人工智能服务器中使用的芯片的复合年增长率 (CAGR) 为 73%。 Nvidia 的 Blackwell GPU 采用台积电的 N4P（4 纳米）工艺制造，门数为 1040 亿个晶体管，而人工智能也推动了高带宽内存 (HBM3e)、网络交换硅片和多芯片封装的发展。

尽管去年（2024 年）半导体行业的大部分增长来自 HPC/AI 领域，但Lipen Yuan表示，人工智能将成为个人电脑、智能手机、机器人和汽车恢复可观增长率的推动力。个人电脑处理器必须使用强大的 NPU（神经处理单元）来处理不断增加的推理处理工作负载。袁征表示，配备人工智能推理处理的智能手机将成为我们的“个人助理，学习我们独特的行为”，这将刺激 2024 年至 2028 年间人工智能智能手机领域增长 4 倍。

到 2030 年，90% 的汽车将配备自动驾驶 (ADAS) 功能。“人工智能将改变汽车体验，”Lipen Yuan说。

图 2. GAA 晶体管比缩放 FinFET 具有更好的可变性。（来源：IEDM 的 Victor Moroz）

FinFET Vt 变化爆发

前沿逻辑晶体管正在转向全栅极 (GAA) 架构，因为 FinFET 已经耗尽了能量（图 2）。Synopsys 高级研究员 Victor Moroz 解释说，鳍片宽度由光刻/蚀刻定义，1*sigma 变化量约为 0.6 纳米。“这种变化量可防止将标称鳍片宽度缩小到 ~5.5 纳米以下，以避免低于 ~3.5 纳米的危险（图案崩溃）区域。”

相比之下，GAA 通道厚度由更精确的外延工艺定义，1*sigma 变化量小于 0.2 纳米。此外，由于带隙加宽，“纯粹的量子效应”，阈值电压 (Vt) 随着鳍片宽度缩小而增加。” Moroz 表示，由于外延而不是光刻蚀刻可以更好地控制通道厚度，因此 GAA 晶体管的 Vt 变化更紧密。

英特尔代工厂高级研究员 Ashish Agrawal 在演讲中指出，纳米片“从四个方向限制通道”。从某种意义上说，他说“纳米片之外没有扩展空间。NS 是堆叠 FET 甚至 2D 材料通道的首选架构。”

Agrawal 专注于使纳米片晶体管超越迄今为止报道的最佳栅极长度，达到之前未报道的 3 纳米带通道厚度 (Tsi)，而不会降低电子迁移率。在 6 纳米栅极长度下，英特尔研究团队优化了源极和漏极结以及掺杂分布，以实现最佳性能和短通道效应 (SCE)。纳米带厚度在控制漏极诱导势垒 (DIBL) 和其他性能限制因素方面发挥着重要作用。在更薄的通道中，超过 3 nm Tsi，表面散射现象会降低传输性能。

在 IEDM 上，台积电研究人员报告称，他们使用 CFET 构建了“第一个功能齐全的 3D 单片 CFET 反相器，其接触间距为业界领先的 48 nm。”研究人员堆叠了 n-FET-on-p-FET 纳米片晶体管，并带有背面接触和互连，以提高性能和增加设计灵活性，S. Liao 说。图 3 显示了 2035 年的路线图和 CFET 的引入。

图 3. 来源：Sitaram Arkalgud，TEL，在 IEDM 2024 上的演讲

背面供电

对于高级逻辑研究人员来说，晶圆和器件的背面就像是一片以前未开发的大陆，尽管工艺非常复杂。

比利时 imec 技术人员首席 Anne Vandooren 发表了演讲，介绍了一款具有背面供电网络和背面触点的 CFET 器件。通过使用 SOI 晶圆、晶圆键合和背面底部介电隔离 (BDI)，标准单元轨道的数量从五个减少到四个。

Vandooren 表示，通过在低温 (<250°C) 下将载体晶圆对准熔融键合到器件晶圆，可以实现无空隙键合和高键合强度，从而实现晶圆背面 (BS) 的访问。

CFET 的优势在于，随着 NFET 和 PFET 垂直堆叠，器件密度得到提高，在许多情况下使用公共栅极。在她的演讲中，Vandooren 详细介绍了两种不同处理流程所需的工艺步骤，其中 BDI 方法的性能最佳。“虽然需要更复杂的处理，但 BDI 方法提供了出色的隔离效果，对接触错位具有更高的容忍度，并完全抑制了基板漏电流。”

在她关于逻辑未来的短期课程演讲中，英特尔代工厂工艺技术开发首席工程师 Anupama Bowonder 表示，垂直堆叠设备 (CFET) 的增加的复杂性确保了纳米带架构将在未来十年内一代一代地得到改进。Bowonder 概述了转向 CFET 的挑战，包括对准、键合、热预算，以及确保电子和空穴迁移率“可比”。

“对于单片 CFET（堆叠的 N 和 P），我们需要激励人们，这是行业的发展方向，”她说，并补充说，有了新的堆叠概念，行业仍然能够提高性能和可靠性。

“摩尔定律永远存在；CMOS 缩放绝对不会消失，”Bowonder 说。

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