广东
芯测科技3/25于上海举办新产品发布会，此次产品发布会着重于START v5与EZ-BIST v2的说明。START v5是SRAM测试与修复EDA工具，EZ-BIST v2是SRAM测试EDA工具。在性能提升上，START v5与EZ-BIST v2采用了AI工具，包括ChatGPT、OpenAI与DeepSeek强化了RTL语法与各种指令的覆盖率，对照START v3可以提升50%的执行效率。
START v5与EZ-BIST v2 提升的各类SRAM的辨识效率，对照START v3，可以缩短50%的SRAM辨识时间。此外，START v5与EZ-BIST v2强化了SRAM时钟自动搜寻(Auto-Clock Tracing)的功能，让MCU类的芯片可以透过此功能，自动完成芯片内SRAM时钟路径的辨识工作，提升MCU类芯片SRAM测试电路生成的速度。
START v5取得ISO 26262 TCL1的认证，其中几项功能更是符合车用电子的需求，此次功能强化，包括在POT (Power_On Test)功能中，加入了动态控制SRAM的接口，将原本存在ROM里面的POT 控制命令改存放置SRAM里，以便可以动态调整POT的控制命令。SRAM的修复技术，一直是芯测科技引以为傲之处。所以，START v5在SRAM修复技术上的强化如下：
缩短了SRAM修复时，需要从eFuse或是OTP读取SRAM错误信息到SRAM修复控制器的时间。
在面对AI芯片设计复杂度日益增加与SRAM的使用增加的情况下，START v5增加了SRAM修复需要用的eFuse和OTP的数据压缩功能，面对SRAM使用量增加的情况，可以大大节省AI芯片的成本。
同样为了因应AI芯片对于SRAM需求增加的情况，START v5优化了SRAM修复路径的时序，提升AI芯片整体布局与绕线的弹性度。
START v5在专利化SRAM修复技术上，强化使用Stand-alone SRAM与Redundancy并存的机制。让许多消费性电子芯片的设计更加弹性化，可以充分利用未使用的SRAM的空间，当作SRAM修复的『备援内存』，大幅降低消费类芯片的设计成本。
START v5为了因应Chiplet的架构，透过Interface的多元设计，强化了模块化(Bottom-Up)设计流程，让复杂芯片的SRAM测试与修复电路的生成变的更加简单，同时也符合Chiplet架构下的SRAM测试准则。
在SRAM错误诊断上，START v5与EZ-BIST v2强化了SRAM错误诊断分析功能，可以利用芯片的布局图搭配诊断功能，明确的指出芯片内错误SRAM的位置与为何发生错误的原因。
START v5与EZ-BIST v2强化了SRAM分群的机制，可以搭配芯片的布局图进行SRAM的分群机制，达到布局与绕线的时序需求。
在SRAM测试算法上，START v5与EZ-BIST v2基于芯测科技的专利化架构UDA (User Defined Algorithms)，设计了TEC 2.0 (Testing Element Change)。TEC可以让芯片在CP阶段，只需要透过测试机台命令的组合，就可以动态改变SRAM的测试算法，无须更改芯片设计，让DPPM的控制变的更加容易。其原因在于，透过UDA的专利，可以将SRAM的测试算法进行『组件化』设计，如同『乐高』积木的堆栈一样，透过『组件化』的『重新组合』，产生新的SRAM的测试算法，让芯片开发商，可以根据芯片的功能与应用，透过TEC设计出独一无二的SRAM测试算法，降低DPPM。
芯测科技的新产品START v5与EZ-BIST v2，可以协助AI芯片与车用电子芯片，提升芯片良率，降低芯片测试成本，增加芯片的竞争力。
（完）
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