先进封装还是缩放，未来芯片的二选一

5nm的客户比7nm的更少，7nm的客户也比10nm的少，只是因为越来越少的公司可以从开发这些新产品所需的大量资本投资中获取价值。

芯片制造商在前沿领域面临着越来越多的挑战和权衡。在前沿领域，工艺缩减的成本已经过高，并且还在上升。虽然理论上可以将数字逻辑扩展到10埃（1nm）及以下，但在该节点开发平面SoC的可能性似乎越来越小。

对于一个在过去几十年里一直听到摩尔定律消亡预测的行业来说，这并不令人震惊。令人惊讶的是，经过市场验证的替代品，数量惊人且不断增加。该列表中包括各种类型的先进封装，其中一些已经在使用，还包括一系列新材料、新颖互连方案，以及增加现有工艺节点密度的不同方法。因此，尽管几乎所有的设计或障碍都可以通过足够的时间、精力和投资来解决，但在大多数情况下，可以通过提高性能、降低功耗或者是更低的成本来实现目的。

“最近我们看到的趋势是能够将最先进规模技术的价值变现的公司越来越少，”微软计算产品副总裁大卫·弗里德说。“5nm的客户比7nm的更少，7nm的客户也比10nm的少，只是因为越来越少的公司可以从开发这些新产品所需的大量资本投资中获取价值。你会看到这种趋势会继续下去。如果你不能从财务上利用扩展的价值，无论是电力、表现、面积或收益率，都不应扩大规模，而这一决定必须在产品层面做出。某些产品的所有者将从固定成本和经常性成本的角度对其进行分析，所有者将决定，如果保持在7nm，业务方面的工作会更好，而你也会看到很多公司做出这样的决定。”

摩尔定律及其实际应用

虽然一些设备和市场将支持扩展的持续经济性，但与先进封装相比，在单个SoC中可以实现多少尚不清楚。

弗里德说：“公司在使用最先进的技术制造产品时非常谨慎。他们正在使用最先进的技术，制造产品中对晶体管密度要求高的部分，这完全是一种功能集成。即使他们无法通过这些高级节点获得直线数据流性能，他们也会在同一路径中获得更多的数据流和数据路径。很明显，他们做了计算，以表明他们可以在产品层面实现变现的一个优势。”

然而，每个自定义配置都有其独特的权衡。对于平面缩放，这些权衡是有限的，因为它们是由制造工艺规则定义的。展望未来，我们需要在如何封装和使用芯片的背景下权衡。因此，一个设备可能包括在不同流程节点开发的不同芯片或小晶片，这些芯片或小晶片可能因最终应用程序和用例以及处理的数据类型而有很大差异。在AI/ML的情况下，它可以根据所需的精度或精度水平而变化。

更糟糕的是，还需要从可变性以及封装或系统中其他组件的整体来理解设备。噪声会影响相邻芯片中的信号完整性。机械应力会导致翘曲，并影响各种类型的互连。清洁、抛光、脱粘和蚀刻留下的纳米颗粒会破坏系统的功能。组件的可用性、EDA工具的缺口以及人才的短缺也会带来同样的问题。

随着选项的增加，以及芯片制造商瞄准不同终端市场客户的需求，选择变得更加混乱。例如，在汽车领域，处理安全关键数据有多种可能的架构，不同的汽车制造商通常采用独特的方法来优化各种功能。同样，云数据中心已经开发并继续完善针对其特定需求和数据类型设计的芯片架构。而在其他市场，软件功能越来越多地与专门为这些功能开发的硬件相匹配，无论这些功能是集成到单个芯片中，还是集成到多个芯片中，因为它们超过了掩模版限制而缝合在一起，或者封装中有多个不同芯片或芯片组。

IMEC高级研究员埃里克·贝恩（EricBeyne）表示：“某些技术对某些解决方案或某些问题有好处，但它们不会对一切都有好处。因此，对于扇入、扇出和层压系统封装，确实有一整套技术将是有用的。但这取决于你想要解决的问题。如果你想想手机中的射频模块，它们实际上是一个封装50个组件的集合。但这些组件的连接相对较少。你无法实现同样的互连密度用于AI内存逻辑分区。”

3D互连技术一览

在这种情况下，缩放只是前沿设计中的许多因素之一，甚至同一封装中的数字逻辑也可能在不同节点开发，这取决于各种类型的数据对最终用户的重要性。例如，人工智能处理（或机器学习或深度学习）数据越来越多地包含在设备中，与CPU或MCU中的传统处理元件相比，它采用了非常不同的体系结构。AI芯片中结果的准确性和及时性取决于数据在局部存储器之间来回移动的速度、不同处理元件的性能和数据量（质量更好的数据越多），以及这些芯片是在数据中心还是在边缘设备中使用。并且可能需要进一步细化以实现并行或异步处理，或两者兼而有之。但是，尽管这对人工智能芯片很有效，但对于设备中的其他类型的数据或功能，这绝对不是一种节能的方法。

前景多样

摩尔定律曾被视为半导体进步的基准。技术扩展可以继续，但平面扩展的可行性正变得难以证明。要在3nm下获得足够的产量将是一个挑战，这反过来将改变晶片和芯片在晶圆厂中的处理方式。

尽管如此，没有任何一项技术阻碍了持续的扩展。JCET的首席技术官Choon Lee说：“脆性的低k介电层一直是新节点的一个问题。但即使低至5nm，也没有重大工艺问题。虽然晶片锯切可能是一个关键工艺，但如今激光开槽工艺和参数已经明确提供依据。”

真正的限制因素是成本，这促使芯片制造商寻找替代方案，例如在一个先进封装中混合多个Chiplet，并从每个节点中获取更多。这为过去讨论过的技术打开了大门，但当扩展被视为最佳前进道路时，这些技术从未被广泛采用。

使用多光束电子束光刻技术在掩模上打印曲线形状的能力就是这样一种技术。与打印变形的多边形或方孔相比，可以打印的设备的形状要精确得多。这反过来又使得现有节点的密度更大。

D2S首席执行官Aki Fujimura说：“有了EUV光刻技术，事情变得容易多了。与193i相比，EUV要求打印的形状要容易得多。所有领先的公司都处于2nm节点开发的研发阶段。ASML的路线图有下一代EUV技术，称为‘高NA’，使用0.55的数值孔径来提高分辨率，而不是现在的0.33。但即使使用EUV，超过2nm也将是一个挑战。没有足够的光子存在随机效应。在这些维度上，它真的开始起作用了。”

实际上，这是一种缩小各种组件（如晶体管和存储器）之间的“空白”的方法，因为形状可以更精确、更紧密地打印在一起。

最重要的是，缩放开始垂直化，因此芯片的测量将越来越多地以立方毫米为单位，而不是以平方毫米为单位。这在整个供应链中增加了一整套新的复杂性，从设计工具到机械应力和各种粘接技术。这也使得检查和测量从材料沉积和蚀刻到新材料的一切变得更具挑战性。

“我们在准零模型转换方面有一个非常积极的计划，”该公司首席开发官金·阿诺德说布鲁尔科技。“你希望能够放置芯片，并让它们在模制后移动不到一微米。对于芯片，这是它们从芯片连接膜获得的基本区别。因此，如果放置一些芯片连接膜，它们可能会移动很多。我们必须将结果显示为模制后的移动小于一微米。你放材料，放置芯片，构建RDL结构，然后进行造型。预成型时你看不出有什么不同，但后成型时你会看到。这是一种环氧树脂模塑化合物，从顶部进入，增加应力，移动物体。但是，业界是否准备好了环氧树脂模塑料的替代品？到目前为止，我们听到的答案是“不”，他们对EMC的情况不满意。”

与芯片行业的许多历史一样，扩展已被充分理解和证明的东西总是比转移到未经试验的东西问题更少。光刻、晶体管结构、材料、各种制造工艺以及EDA工具都出现了这种情况。这反过来会影响新方法的添加和采用速度。业内人士仍在回顾过去的变化，例如从130nm节点的铝互连转换为铜互连，或从平面晶体管转换为16/14nm的FinFET。随着可靠性问题的增加，这类转换尤其困难，而且更加耗时和昂贵。

阿诺德说：“芯片排在最后，RDL排在第一，只有在芯片第一次失去动力时才会出现。因此，如果像准零芯片移位这样的事情在工艺流程中被证明是成功的，它将延长芯片寿命。因此，如果它们能够在RDL中达到其目标尺寸，那么芯片寿命将尽可能长。芯片寿命仅适用于那些需要严格的RDL和高密度的应用程序，而这些应用程序又无法容忍任何转变。”

垂直扩展也带来了需要解决的热挑战。即使在平面管芯上的FinFET和栅极全方位FET（纳米片、纳米线等）也是如此，在这种情况下，动态功率密度可能会变得非常麻烦，以至于在任何时候都只能使用一些晶体管。但当芯片堆叠在一起时，问题更具挑战性。

“有很多隐藏的影响，所以即使你有一个'经验证的技术，你从来没有在这个封装中测试过，”沃伦沃特尔说，全球测试服务的高级总监艾克尔. “封装上可能存在局部加热、不同的压力梯度，这会导致以不同于你预期的方式偏移。因此，你需要有‘适合异构集成’的模型，这些模型将成为你的标准构建块，以制造一些此类片上系统或封装中系统类型的设备。你需要在上下文中进行测试，并进行足够的测试，以便真正探索处理器的各个角落。这不是说‘我们有很多，一切都很好。’当你遇到问题时，你会问为什么它会失败。也许是因为你从来没有好好探索过你的过程。这些可能更难模拟，在投入大批量生产之前需要做更多的工作。”

Chiplet之路

有许多类型的封装可用。在过去，封装只不过是保护电子电路免受损坏。但封装技术本身正在变得更加个性化。ASE的营销和通信总监伊芙琳·卢（Evelyn Lu）在最近的一篇博客中提到了system in package的各种应用，即使在几年前，这些应用都是在PCB上的一个或多个芯片上完成的。但在助听器、蓝牙耳塞、智能手表和智能眼镜等可听设备的应用中，需要更小的占地面积，这就要求在一个非常小的封装中集成多个芯片，并且只需要很小的电源。她写道：“例如，30多个组件可以集成到一个尺寸为4mm x 8mm或4.55mm x 9mm的芯片上，大大减少了产品尺寸，总重量减少1克或更多。”

助听器 SiP 和模块

这可以通过使用目前正在开发的行业标准来表征和连接的Chiplet进一步加速。其目标是增加设计的灵活性，缩短上市时间，并显著降低开发电子系统所需的NRE。

“在我职业生涯的前20年里，我们主要从事单片SoC集成，”台积电业务发展高级副总裁Kevin Zhang表示。“你可以将所有功能整合到一个芯片中——CPU、GPU、内存控制器。但现在人们意识到这已经达到了极限。所以你把它分成几块，我们称之为Chiplet。有时你可以选择针对特定功能优化的不同技术选项。这只是开始。这一切都始于HPC，利用这一点，你现在可以获得最大的收益。但在未来，我们需要减小体积，体积通常来自消费电子产品，无论是手机还是PC。这只是冰山一角，我们希望未来越来越多的产品，特别是主流消费产品，能够受益于这种新的芯片集成方案，无论是成本、功率，或形状因素，当这些产品应用程序转移到这种方案。但我们现阶段还没有做到。”

提高芯片容量的关键因素之一将是互连这些硬IP块的方式。有多个行业正在努力实现这一点，一个来自开放计算项目的ODSA，另一个来自Universal Chiplet Interconnect Express Group。全球各地的政府机构也在制定自己的计划。

结论

未来的挑战不是没有足够的选择来推进定制和半定制设计，也不是摩尔定律正在失去动力。更大的障碍将是弄清楚对于特定的应用程序和终端市场，许多可能的选项中哪一个最有效，或者至少足够好。

还有更多的变数需要消化，而且还有更多变数即将出现，还有一些发展中的市场，这些市场以前从未存在过，或者从未如此严重地依赖先进的半导体技术。因此，芯片设计和制造重新走向商品化可能需要更长的时间。