新兴量测要求下的异构集成和3D封装

为加速大规模生产中异构集成的部署，需要在关键制造过程中采用新的、更频繁的测量类型和工艺，包括晶片和管芯键合以及光刻。

传统的二维硅

随着规模的扩大和成本的限制，半导体行业正在转向3D集成和异构集成，将具有不同特征尺寸和材料的多个不同组件或裸片制造、组装和封装到单个器件或封装上，以提高新一代器件的性能。在本文中，我们将研究量测在各种关键工艺步骤中的重要性，以确保异构集成设备的成功生产。

3D封装（3D-IC、3D芯片上系统等）中的互连间距随着每一代新产品的产生而变得更紧密，晶片和管芯键合对准和覆盖工艺也必须相应地扩展，具有更高的精度和更频繁的测量，在出现工艺问题时能识别，以便提供纠正措施或返工的可能性，提升更高的良率。

另一方面，芯片优先面朝下配置中的扇出晶圆级封装（FOWLP）涉及使用临时模制载体，由于模压成型和脱粘过程中的模具翘曲和收缩，这可能会导致挑战，例如移动管芯位置和旋转。由于互连密度和线/空间（l/s）密度正在增加，因此以高精度测量管芯位置至关重要。无掩模光刻技术的引入提供了一种有效且通用的解决方案，通过使用自适应图案化来解决芯片移位问题，该图案化可单独补偿每个芯片、系统和晶片的错位指纹。然而，这也推动了对能够提供关键信息的测量学的需求，对于管芯位置和晶片形状。

图1 三维和异构集成中即将出现的测量需求

集成间距驱动新量测的要求

系统集成主要通过不同类型的封装实现，其中使用标准互连技术连接具有不同功能的管芯，例如：引线键合和焊料凸点。对于这些3D系统封装（3D SiP）设备，互连间距通常低至约30μm。对于硅中介层和3D堆叠IC（如堆叠存储立方体），焊料微凸块互连间距正在缩小到10μm及以下。10μm间距是互连技术中的一个关键点。一方面，它被视为混合键合的拐点。同时，这些都是非常重要的，紧密间距使得能够使用芯片到晶片（D2W）混合键合或晶片到晶片的混合键合将器件功能划分到不同的芯片（小芯片）上。

W2W键合的量测需求

W2W键合工艺实现了新的器件制造概念，例如存储器，通过NAND、DRAM、SRAM或闪存等存储层的传输在逻辑设备上，以及背面照明图像传感器和其他异构集成器件应用。在W2W键合期间改善晶片之间的覆盖，可以在较早的金属级别连接不同的层，从而节省成本并提高设备带宽和性能。对于大约10年前第一代图像传感器的生产，500nm至1μm范围内的W2W覆盖就足够了。随着未来几代设备的出现，这一比例迅速降低。如今，众多的应用程序和不同的集成场景提出了更广泛的需求，研究中从4μm互连间距到500nm互连间距的光谱。因此，目前领先应用的W2W覆盖范围间距从500nm到100nm。

图2概述了不同误差对总叠加误差的贡献，通过高测量精度、比较和分析，可以将误差项分离为单个误差项，两个晶片上的基准点。红外光用于穿透硅并测量面对面键合晶片堆叠的两个晶片上的基准点。更紧密的互连间距，同时满足了提高晶片键合和测量性能的需求。亚1μm间距需要50nm的最佳对准精度（EVG Geminib XT fusion晶片键合机可以满足），这转化为一位数纳米（亚10nm）的测量精度。

必须在多个点处测量键合堆叠，以便获得单点重叠测量，而且生成晶片堆叠的整个重叠图，该图提供了关于可能最终影响产量的各种工艺效果的有用信息。这些效应包括键合波速、传播波形以及表面处理效应来自两个键合晶片。EVG40 NT可生成该叠加模型，该模型可用于反馈回路，以改善整体对齐。通过这种方式，用户可以预测过程稳定性问题，并采取纠正措施以提高良率。

图2 显示不同键合贡献的晶片到晶片图

D2W键合的测量需求

可以实现不同的D2W键合方案，即直接放置D2W（DP-D2W）或集体D2W（Co-D2W）。Co-D2W的制造流程，键合过程如图3所示，包括四个主要部分：载体制备、载体填充、晶片键合（临时和永久）和载体分离。每个细分市场都有不同的测量需求。

对于转移载体晶片，液体旋涂层主要用作待构建芯片的平坦基础。安装层的最终厚度为以及均匀性在该阶段是至关重要的。在随后的步骤中，进行载体种群。通常，管芯和载体具有对准图案，作为完全填充后图案和对准验证的基准。为了检查对准误差，通常使用两个可见标记的比较测量来检查放置精度。由于未来混合键合靶材互连间距将从约10μm降至2μm（1），因此需要在布局精度和计量方面进行同样的缩放，以控制和产生工艺。通常，10μm间距将转换为1μm管芯对准和约1μm测量精度，这在今天已经可行。

如果未来的路线图目标是2μm的互连间距，则需要将放置精度和测量精度提高10倍（每个20 nm）。测量学精度更具挑战性，因为较小的管芯尺寸会导致更高的旋转误差，而放置位置仍保持不变，从而为低成本制造带来更高的不确定性测量精度。除了这些面内要求外，键合前和键合后的管芯和晶片基准点不一定在同一平面内，这要求在键合过程中重新聚焦测量或替代测量策略。例如，在堆叠8到16个管芯层的高带宽存储器（HBM）堆叠中，基准焦平面位于基底上，每增加一层，晶片和每个单独的管芯上的厚度都会逐渐偏移，增加到500μm以上，覆盖要求相同。EVG40 NT系列支持所有Co-D2W和DP-D2W在一个系统中提出了测量要求，其精度符合当今的需求以及未来的管芯放置计量要求。

图3 不同集成水平下的芯片到晶片的集体键合测量需求

无掩模光刻的测量需求

如前所述，在环氧树脂模制基板的FoWLP中，管芯移位和管芯旋转是常见的问题。取决于硅含量、管芯分布、模具材料特性，并且在成型之前的管芯放置精度、成型收缩可以使管芯从其预期位置移位。对于当前一代扇出包，这些错误可能会通过应用缓冲管芯未对准的附加层来补偿，从而标准的步进和重复光刻技术可以暴露并匹配晶片上的器件网格。虽然这对于中等图案密度和大l/s比是可行的，但针对高性能和高带宽应用的较新设备要求l/s比率小于2μm，并且芯片尺寸大于分步和重复光刻所需的掩模或光掩模。因此，添加缓冲几微米管芯位移的补偿层不再容易实现，并且光掩模本身的补偿也不容易实现，成为更有效的选择方法。

由于这些模制基板具有独特的管芯错位指纹，因此需要对管芯放置和管芯移动进行精确的外部测量。提取的放置坐标数据，用于主动补偿全局失真图案或创建自适应光刻掩模。失真补偿算法包括旋转、缩放、剪切和平移（移位）的数学校正。对于芯片放置误差补偿，根据整个晶片上的位置，通过每个晶片上两个点记录晶片位置。由于转换过程的即时性，动态二进制图案生成补充了每个衬底上每个管芯的外部采集计量数据，以补偿由处理或预处理引起的覆盖/定位误差，排除潜在的热影响。简化的数据完整性流程，裸片级补偿如图4所示。

图4 EVG40 NT裸片支持的EVG LITHOSCALE主动裸片移位补偿移动地图

可扩展到批量制造

在上述所有突出的应用中，测量设备今天已经在使用。然而，由于先进的封装路线图推动了更紧密对齐、放置和补偿规范的需求，测量解决方案需要同时提供更高的数据密度和精度，这反过来意味着测量精度和吞吐量是三维和异构集成中新兴测量学的两个最重要规范。

总结

异构集成是未来半导体创新的引擎。然而，要在大规模生产中加速异构集成的部署，需要在关键制造过程中采用新的、更频繁的测量类型和工艺，包括晶片和管芯键合以及光刻。EVG40 NT metrology系列提供了关键键合和光刻工艺的高精度测量。

当前和未来前沿3D/异构集成应用的参数，包括：W2W、D2W、D2D和无掩模曝光工艺的对准验证和监控；CD测量；以及多层厚度测量。设计对于具有用于实时过程校正和优化的反馈回路的大批量生产，该系统可帮助设备制造商、晶圆厂和封装厂加快引入新的3D/异构集成产品，并提高性能，避免高价值晶片的报废。