为什么摩尔定律需要先进封装

集成电路沿摩尔定律走到今天，等比例缩放特性似乎走到尽头。 现在芯片行业面临的两大挑战，一是如何实现集成复杂度最小化，二是怎样实现成本的最优化。

在这些挑战面前，许多集成电路企业不再选择7纳米、5纳米先进节点，而是转向了先进封装。

先进封装的趋势

先进封装的好处是不需再投入巨大资金，而是通过集成电路的异架结构，把不同先进工艺节点的芯片集成在单个封装里，以取得成本和性能的最优化。

先进封装的主要方式有2.5D/3D、系统级封装SIP、晶圆级封装WLP。晶圆级封装又分为扇出和扇入型。

2.5D是一种介于2D和3D之间的封装。把晶片在同一个基板上平行排列，然后通过Wire bond、Flip-Chip或者硅通孔TSV连接到基板或转接板上。

这种带有TSV的硅基无源平台被称作TSV转接板（Interposer），应用TSV转接板的封装结构称为2.5D转接板技术。

相对于2.5D的转接板结构，3D封装是直接通过硅通孔连接的立体式结构。3D封装主要有：3D芯片堆叠式封装和3D TSV硅通孔式封装。

晶圆级封装(WLP)是在加工好的晶圆上完成封装的工艺制程，WLP具有大幅减小封装结构的体积、降低制造成本、优化电性能、批次制造等优势。

晶圆级封装分为扇入型（Fan-in）和扇出型（Fan-out）两种。传统的WLP封装多采用扇入型态，应用于引脚数量较少的IC。但伴随IC信号输出引脚数增加，对焊球间距的要求趋于严格，加上PCB板对于IC封装尺寸以及引脚位置的调整需求，扇出型封装方式应运而生。扇出型封装的最大优势是降低了封装尺寸和成本。

▲先进封装布线能力的提升（来源：互联网）

封装技术的发展主要得益于互连技术的演进和加工精度的提高。目前有三种主要用于集成电路芯片封装的互连技术，分别为：引线键合技术（Wire Bond）、倒装芯片技术（Flip Chip）和硅通孔技术（TSV）。

由于现代微电子晶圆级加工能力的大幅度提升，晶圆级封装的布线能力已达微米量级。过去50年，封装技术的线宽从1000微米提高到1微米，甚至亚微米，提高了1000倍。微凸点互连节距也从几百微米，发展到当前3D IC 的40微米，趋势很快将发展到（无凸点）5微米以下。

先进封装应用

2.5D封装的典型应用是在高带宽内存应用领域。2.5D封装在高带宽内存（HBM）应用是非常领先的，在这方面我们国家还处于全面落后阶段。

HBM与CPU/GPU通过2.5D转接板技术的完美结合，从芯片设计、制造、系统封装呈现了迄今为止人类先进的电子产品系统。HBM可以让我们拥有最快的DRAM内存来解决人工智能和机器学习中非常具有挑战性的问题，因为人们需要利用这种存储技术来获得最快的训练时间。HBM堆叠没有以物理方式与CPU或GPU集成，而是通过细节距高密度的TSV转接板互连，HBM具备的特性几乎和芯片集成的RAM一样，因此，速度更高，带宽更宽。

先进封装中的另一个重要角色是SIP系统级封装。系统级封装可以将多个不同功能的有源元件、无源元件、微机电系统(MEMS)、光学元件等组合到一个单元中，形成一个可提供多种功能的系统或子系统，这是一种异质集成方式。

想象一下，如果我们回到50年前，一个大型计算机就像一个房间一样大。现在，我们在小小巴掌大的智能手机中就可以拥有与之相比1000倍的功能。如果没有先进封装，手机缩小到今天的尺寸是无法想象的。

在未来，先进封装将会成为一个核心技术。因为从经济的角度来看，今天已经没有多少公司能够负担得起处于最前沿的硅技术，例如7、5以及3纳米技术。虽然对于非常高性能的市场还会有这种需求，但从供应链的角度来看，这个中间还存在一道很大的鸿沟，这是一个只有少数人能够越过的鸿沟。

摩尔定律的“反弹效应”

早期，我们是从电路板到发展到集成芯片，现在再从芯片返回到先进封装，一个更接近电路板的地方。区别在于它们现在是在同一个封装。

过去我们是靠查看TI、Fairchild等公司的数据手册，找到我们需要的芯片。现在转移到查看芯片和小晶粒（chiplet）目录，通过先进封装来集成它们。许多高端客户已经开始使用小晶粒技术来做先进封装。

这种趋势带来的挑战是，如何服务于从摩尔定律到摩尔定律的转变，而不仅仅是在缩放特性尺寸上。

▲先进封装工艺平台（来源：互联网）

速度是这里的一个关键。高速电路SERDES驱动5G，从58G推进到118G。利用光子学，可以从200G提高到400G。特别是对于高级驾驶辅助系统（ADAS），延迟必须做到最小，这需要非常高性能的芯片，否则无法做到。

ADAS和5G将驱动2.5D的发展，2.5D的挑战是转接板的改进。因为硅转接板还存在电损耗、功率噪声和信号完整性方面的问题。

康宁的CTO最近谈到了用玻璃做转接板，因为玻璃具有最高的电阻率和极低的损耗。如果这一技术能够应用到5G，ADAS，AI，HBM2等芯片领域中，将成为实现极低延迟和高性能的一个新方向。

虽然2.5D是一个超高速和低成本设计的成熟方案，但它仍然离主流应用很远。为了让它更具成本效益，我们需要在以下方向努力。

转接板的改进。虽然高性能的应用可以负担起转接板的经济性和整个成本模型，但是它限制了体积的大小。

这可能有点矛盾。因为对于HBM，供应商希望保持较高的价格，而消费者希望低的价格。所以这是一个转接板成本加上HBM的组合。如果我们不把这个行业的成本降下来，让它变成一个大众都负担得起的产业，那么它将永远停留在高端。

芯片封装系统

从我们的角度来看，我们更多是从物理的角度来看待这个问题的，这就是芯片封装系统。

这和结构是否具有成本效益无关。以局部发热为例，我们所有的2.5D封装、CoWoS、die-to-die集成的客户都将碰到热管理问题，怎样处理热带来的相关影响更为关键。

ADAS、边缘计算、游戏、人工智能都会在芯片级、本地寄存器以及die-to-die级别产生大量的开关动作，这会产生不同的热分布，影响信号的完整性和噪声。

系统必须具有芯片意识。因此，它既是芯片感知系统设计，又是系统感知芯片设计，这是一个完整的闭环。

在5G中，使用了4x4MIMO的波束技术，我们周围将有数千根天线形成波束。但是这些MIMO会消耗太多的能量，它们必须在最终目标确定后的背景下开发，不管其成本是多少。

在7纳米时，工作电压降低很多。对于动态电压降，以前的宽裕度很高，它们在几毫瓦的范围内。例如0.8伏电源，动态电压降在100至150毫伏的范围内。但是现在VDD已经下降到0.5到0.6伏，而阈值电压没有下降，所以宽裕度非常紧，几乎不允许有任何动态电压降，否则整个子系统都会失效。因为它们没有考虑功率、热量、动态电压降对时延的影响。

▲高性能3DTSV商业化产品首次上市时间（来源：互联网）

先进封装面临的挑战

现在芯片的I/O带宽即将走到尽头。芯片的体积限制了I/O的扩展，这一限制推动了2.5D封装中向前发展。

无法最大化I/O带宽是一个最大驱动因素。有了SERDES，它从28G增加到56G、112G，但是现在，如果你想最大化112GSERDES的带宽，光罩尺寸是有限的，但先进封装可以解决这个问题。

7纳米工艺使I/O能够更快地切换，但同时功耗会增加。解决这一问题的办法是硅光子学，所以我们可以看到硅光技术正在高速发展。

过去几十年EDA行业只针对芯片设计和制造，但现在它必须面对先进封装领域。在这方面，先进封装的EDA工具还很落后，跟不上先进封装的步伐。设计师还不能找到能够准确预测在先进封装方面的物理互连、热效应、电以及机械性能的工具。要使其成为可预测，依靠EDA工具的仿真是必不可少的。

业界在过去10年里一直寻找能够解决这些问题的解决方案。例如电迁移和片上静电放电问题，人们在汽车应用领域发现了大量的片上静电放电现象，这是因为芯片上的杂散电压所致。

还有一个值得关注的是芯片的电磁学。现在，对于低于6GHz的5G应用，进入毫米波以后，要处理的一大问题是电磁干扰，这在以前基本上可以被忽略的。

而今天我们需要一个芯片内和芯片外的电磁辐射分析和串扰分析，因为芯片上的某一个事件可能有五、六个不同的左右邻居，容易受到电磁的影响。这导致了芯片失效，尤其是在5G和ADAS应用领域。

在其他更多区域，还会有电源完整性和噪声完整性，以及电压对时间的影响，这会带来电源噪声问题。 ■