0.3nm芯片路线图

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半导体行业正经历一场重大的架构转型，在3纳米及以下先进逻辑节点中，环栅（GAA）纳米片晶体管正在取代FinFET。GAA纳米片晶体管技术可扩展至A10逻辑层，并支持5.5轨（T：Track）标准单元——轨数（T）是标准单元高度的计量单位。

在人工智能革命的推动下，应用需求日益多样化，A7节点的可选方案也日趋丰富。根据imec最新的路线图，一种方案是围绕imec的CMOS 2.0微缩范式设计系统。CMOS 2.0将片上系统（SoC）划分为异构功能层，每个层都采用最合适的技术进行优化，并通过3D互连技术重新连接。对于其他应用场景，GAA纳米片技术可以达到其微缩极限，电源可以从正面或背面传输。此外，业界也可以过渡到互补型场效应晶体管（CFET）器件架构。通过将p型和n型MOS晶体管堆叠在一起，标准单元可以进一步缩小到3T，从而将传统的CMOS逻辑路线图至少扩展到A3技术节点。

Imec及其工业合作伙伴正致力于使基于CFET的器件可制造。近年来，他们为关键的集成方法奠定了基础，这些方法分为单片CFET（mCFET）和顺序CFET（sCFET）。

两种方法都从垂直堆叠Si/SiGe层开始，并由此制造n型和p型场效应晶体管（FET）。对于mCFET，具有共用上下栅极的垂直器件结构在一系列工艺步骤中完成图案化和加工。高深宽比器件结构周围和之间的材料的图案化、沉积和选择性去除，在模块开发方面需要投入大量精力。相比之下，sCFET使用专用掩模独立地对上下器件进行图案化。与mCFET相比，sCFET的各个工艺步骤更简单，但一些关键步骤需要执行两次——分别针对顶部和底部器件。此外，sCFET还涉及两次晶圆翻转，这会造成晶圆变形，并对前后器件连接的精确对准提出挑战。在对准精度方面取得进一步进展之前，mCFET被认为是实现工业化应用的最快途径。

CFET集成技术的进步辅之以设计技术协同优化（DTCO）研究，该研究从电路级角度审视CFET器件架构。这些研究旨在确定可扩展的标准单元配置和性能提升方案，以在功耗、性能、面积和成本之间实现最佳平衡。

在这篇分为两部分的文章中，我们报告了 CFET 器件集成方面的主要进展，并利用 DTCO 研究讨论了 CFET 的可扩展性。

在第 1 部分中，介绍了两个对 mCFET 和 sCFET 器件都至关重要的工艺模块：（1）背面接触模块，以及（2）栅堆叠集成方法，该方法可在纳米片和 CFET 器件中实现多个阈值电压 (V t )。

在第二部分中，我们将介绍一种可扩展的sCFET架构，该架构支持分栅和共栅两种配置。除了推进逻辑路线图之外，DTCO的工作还展示了这种分栅架构如何促进基于CFET的SRAM的微缩。最后，我们展示了改进的后端布线（BEOL）能力，从而支持CFET标准单元的微缩。

报告的成果是在imec主办的欧洲NanoIC试点生产线的框架下取得的，该生产线旨在开发2nm以下的片上系统。CFET的开发，特别是CFET专用设计、工艺步骤、模块和基准流程的开发，已被选为将逻辑路线图扩展到埃级时代的关键使能技术之一。这将有助于欧洲在下一代半导体创新和制造领域保持领先地位。

改进的背面接触模块

在CFET专用集成模块的开发过程中，我们发现直接从晶圆背面接触底部器件的源极/漏极结比正面接触具有明显的优势。背面接触不仅可以降低底部器件的接触电阻，还可以拓宽顶部器件源极/漏极形成的工艺窗口——imec在2024年VLSI大会上对此进行了展示。此外，它还为进一步降低标准单元高度和减少晶圆正面BEOL（后端互连）的布线拥塞提供了有效途径。

背面接触通常需要额外的工艺步骤，包括晶圆键合和背面衬底减薄。此外，还需要一个额外的模块来将源/漏极外延层与下方的衬底进行电隔离——该模块被称为背面介质隔离（BDI）模块。

• 传统BDI模块：底部源/漏结构可变，且接入电阻较大

一种常见的背面接触方法是在工艺流程的末端，集成一个完全由晶圆背面形成的BDI模块。但这种工艺流程存在一些局限性。首先，由于底部SiGe:B源/漏结构在SiGe:B外延生长过程中同时受到底部Si沟道和下方Si衬底的影响，导致底部SiGe:B源/漏结构的体积存在相当大的偏差。其次，同样的原因，SiGe:B结构会占用大量空间，而这些空间无法被接触金属利用，从而增加了器件的接入电阻。第三，该工艺方案会造成背面接触的良率损失，这不利于其在工业领域的应用。

• 一种新型BDI模块：提高了底部器件的性能和存活率

在2026年VLSI展会上，imec展示了一种改进的CFET器件背面接触模块[4]。与传统集成方案相比，该新方案使底部pFET器件的驱动电流IS提高了五倍。性能的提升主要归功于底部pFET器件接入电阻的降低，其从1753Wµm降至378Wµm。此外，底部pFET器件的存活率也从45%提高到85%，高于之前的报道结果。

新模块的关键要素是在源/漏极下方形成额外的正面BDI（FS-BDI）结构，从而将源/漏极外延结构与下方衬底完全隔离。因此，底部SiGe:B源/漏极外延在生长过程中不再受下方Si衬底的影响。这改善了SiGe:B体积的变异性以及器件的接触电阻。正面BDI在工艺流程早期形成，方法是在Si/SiGe叠层中添加一层额外的富锗SiGe层，该层在中间介质隔离（MDI模块）形成过程中被介质层取代。因此，正面BDI的形成步骤不会显著增加工艺复杂性。在工艺流程的下游添加了额外的背面BDI结构。整体背面工艺优化——包括晶圆键合、极薄晶圆和背面接触蚀刻——也有助于提升pFET的性能。

虽然改进后的背面接触模块已在 mCFET 测试芯片上得到验证，但该工艺流程被认为是通用的，也适用于 sCFET 器件。

一种新型的基于偶极子的栅极堆叠结构

堆叠的纳米片构成了GAA纳米片和CFET器件架构的核心，它们充当有源器件的沟道。但是，即使在同一集成电路中，不同GAA纳米片或CFET器件的阈值电压（或Vt，即器件开始导通时的栅极电压）也不一定相同。理想情况下，器件应在不同的阈值电压下工作，以完美平衡例如高性能计算和超低功耗运行等相互冲突的需求。

实现阈值电压 (Vt) 调控最直接的方法是改变栅极金属的成分和厚度，从而改变栅极的有效功函数。但在先进的纳米片器件中，堆叠纳米片之间的空间极其狭小，几乎没有改变栅极金属厚度的空间。因此，业界需要寻找其他不增加器件体积的方法。

• 基于偶极子的多重Vt调谐

基于偶极子的多阈值电压（Vt）调谐已被证明是一种很有前景的无体积替代方案。通过偶极子集成，在栅堆叠结构的SiO2中间层和HfO 2高介电常数层之间添加诸如镧（La）原子之类的偶极子形成金属。这种移位材料在SiO2 /HfO2界面处形成偶极子，从而影响器件的阈值电压（Vt）。通过掺入不同浓度的La，可以获得不同的阈值电压（Vt）值。

• 偶极子后置与偶极子先置集成方法

目前应用最广泛的移位材料集成方法是偶极子后置法，即将氧化镧沉积在HfO₂高介电常数层上。在高温退火步骤中，移位材料会扩散穿过相对较厚的高介电常数层，到达HfO₂ / SiO界面形成偶极子。虽然这种方法适用于前几代CMOS器件，但其较高的热预算对采用低温金属栅极置换工艺的CFET器件构成了挑战。

因此，几年前，imec的研究重点转向了偶极子优先的方法，将移位材料直接沉积在SiO₂层上，从而避免了高温退火步骤[5]。然而，研究发现，对氧化镧移位层进行图案化会损伤下方的SiO₂中间层，从而影响器件的性能。

• Imec的新型偶极子中间体方法

在2026年VLSI大会上，imec展示了一种新型栅堆叠集成方案，称为“偶极子中间层”，它融合了两种方案的优势[6]。在该方案中，移位层沉积在一层薄薄的HfO₂层上。然后，通过温和的退火步骤将移位层“锁定”，该步骤足以使HfO₂扩散穿过薄的高k介电层。这层薄薄的HfO₂层还能在移位层图案化过程中保护下方的SiO₂中间层。去除未反应的移位层后，沉积第二层HfO₂，然后再次进行退火。与“偶极子后置”方案相比，这种方法可以降低总热预算，尤其是在需要集成多种移位层材料时。这使得这种新型栅堆叠集成方案与mCFET器件兼容。

在基于 CFET 的测试平台上，偶极子中间层方法已成功得到验证。在该平台上，仅对 nFET 顶部器件进行电气评估。电气数据显示，与在锁相放大前去除氧化镧的参考器件相比， nFET 阈值电压略微但稳定地降低了约 30 mV。

凭借改进的背面接触模块和与 CFET 兼容的多阈值电压调节方法，imec 及其合作伙伴生态系统在集成 CFET 关键模块方面取得了持续进展。这些集成工作对于确保 CFET 被纳入逻辑技术路线图至关重要——很可能从 A7 开始。

在后面文章中，我们将通过 DTCO 研究重点介绍 sCFET 的创新标准单元架构，确保 CFET 在多个逻辑节点上的可扩展性。

一种新型的sCFET架构

早期的DTCO研究已经证明了CFET技术在后续逻辑节点上的可扩展性——这是半导体行业采用这种新型器件架构的先决条件。例如，对于mCFET，imec此前已确定双排（DR：double-row）CFET架构是将mCFET集成到A7标准单元中的最佳方式。双排CFET标准单元包含两排堆叠的器件，中间共享一个垂直信号过孔，单元边界处设有功率墙（见下图）。之后，针对布局效率低下的问题，开发出了双排CFET的优化版本：半高双排（hDR： half-height double-row ）架构。在IEDM 2025上，为了支持向A3方向的激进面积缩减目标，引入了诸如混合通道集成等其他可扩展性增强技术。

• 共栅器件和分栅器件

mCFET器件的制造工艺流程本身就提供了共栅极器件：nFET和pFET的栅极在结构上是相互连接的。这对于90-95%的基本逻辑门来说都适用——例如执行取反逻辑运算的反相器电路（或非门）。但对于其他逻辑电路，例如触发器和多路复用门，则需要独立控制nFET和pFET的金属栅极。一种解决方案是使堆叠式CFET器件的一个极性未被使用（例如，仅使用nFET，而移除pFET）。虽然这种方法解决了栅极控制问题，但它并没有充分利用堆叠nFET和pFET的面积优势。

sCFET器件架构中，顶部和底部器件独立进行图案化，可以更自然地实现分栅器件。但传统的sCFET架构却带来了相反的问题：需要额外的模块来连接那些需要分栅电路的栅极。

• 双翻转sCFET架构

在 2026 年 VLSI 展会上，imec 推出了双翻转 sCFET 架构，该架构在不影响面积效率的情况下，同时提供了分栅和共栅器件选项。

我们评估了新架构在面积效率和布线能力方面对各种基于 CFET 的库的影响，这些库的设计基于例如 AND、OR 和反相器电路。新 sCFET 双翻转架构的整体库效率 (h) 高达 98%，与双排 (DR) 和半高双排 (hDR) mCFET 架构相比，它提供了最高的面积利用率。结合高密度背面金属 0 (BM0) 布线，新架构支持 3T 标准单元，而根据 imec 最新的技术路线图，这些单元将在 A3 和 A2 逻辑节点中得到应用。

双翻转sCFET工艺流程始于键合堆叠结构，其上下器件之间嵌入了中间介质隔离层（eMDI）。首先，从正面对顶部器件进行图案化，并在更换金属栅极模块的过程中部分完成顶部栅极的加工。晶圆翻转和减薄后，从背面对底部器件进行图案化。接下来，可选择在底部栅极和顶部栅极之间建立过孔连接，该过孔可用于共栅极应用场景。经过第二次晶圆翻转后，完成顶部和底部器件的加工。

通过引入混合沟道（分别针对n沟道和p沟道FET进行优化），可以进一步扩展器件尺寸。例如，可以考虑顶部和底部器件采用不同沟道方向的CFET器件，或者采用非对称片层宽度的CFET器件。这不仅能带来额外的功耗、性能和面积优势，还能增强设计的灵活性。

延长SRAM 尺寸缩小路线图

静态随机存取存储器 (SRAM) 仍然是业界提供片上高速缓存的主要手段——这种高速存储器连接着动态随机存取存储器 (DRAM) 和扩展处理器 (XPU)。一个传统的 SRAM 存储位单元由六个晶体管组成：四个 nFET 和两个 pFET（或者，也可以是两个 nFET 和四个 pFET）。在这些 FET 中，两个 nFET 和两个 pFET（下面图中的 PUx 和 PDx）两两配对，形成两个交叉耦合反相器，能够存储一位信息。其余的 nFET 设计为传输栅晶体管 (PG)，连接到位线和字线 (BL, WL)，并在读写操作期间控制数据流。

• SRAM密度危机：CFET能否带来缓解？

与逻辑技术类似，SRAM 存储器的密度提升依赖于位单元尺寸的缩小以及器件架构的创新。但自 7nm 技术节点以来，SRAM 位单元的缩小速度远不及逻辑 CMOS 器件。这种尺寸缩小潜力的不对称性给芯片设计人员带来了巨大的挑战。即使过渡到基于 GAA 纳米片的 6T SRAM 单元，也无法提供所需的功耗、性能和面积优势。基于 CFET 的 6T SRAM 技术有望带来初步的缓解，因为堆叠（部分）n 型和 p 型 FET（即 PUx 和 PDx）可以显著提高 SRAM 位单元的密度。

即使在CFET SRAM时代，进一步缩小面积仍然面临挑战，因为6T SRAM位单元无法有效地映射到基于CFET的架构上。虽然两个反相器可以通过堆叠的n/p器件架构（PUx和PDx）进行映射，但作为单通道栅极晶体管（PG）的两个nFET使得CFET器件堆叠顶部的两个p型晶体管处于闲置状态。因此，CFET固有的垂直密度优势无法完全转化为6T SRAM位单元面积的缩小。人们曾研究过仅使用一个单通道栅极晶体管的5T SRAM位单元配置作为一种面积高效的替代方案，但其可写性和噪声问题阻碍了其应用。

• 一种前景广阔的 5T+1 SRAM CFET 架构

imec 的新型 sCFET 分栅器件架构为 SRAM 密度的持续微缩开辟了道路——该架构已在 2026 年 VLSI 大会上发布 [5]。在这种新型 5T+1 架构中，两个单通道栅极晶体管 (PG) 被一个 CFET 传输栅极器件 (TG) 所取代，该器件将一个 nFET 和一个 pFET 配对。这种传输栅极需要独立的 n 栅极和 p 栅极控制，而 imec 的新型 sCFET 分栅器件可以实现这一点。因此，可以在保持 5T 封装尺寸的同时，实现类似 5T 的 SRAM 位单元（即带有 sCFET 传输栅极的单端 SRAM 位单元）。与“经典”的 5T 实现相比，使用传输栅极作为访问器件也提高了写入性能。

通过优化存储器阵列级别的布局和布线，可以进一步提升 SRAM 的性能。imec 的 DTCO 研究表明，采用这种创新的 5T+1 配置，其位单元尺寸比传统的 6T CFET SRAM 单元缩小了 12.5%，写入速度提高了 7-15%。这使得 5T+1 CFET SRAM 位单元成为将 SRAM 尺寸缩小路线图延伸至 A7 及更高版本的理想选择。

• 改进的BEOL布线能力以支持CFET微缩路线图

在多项DTCO研究中，imec已证明其能够借助创新的标准单元配置和扩展加速器，将CFET器件架构扩展到后续的逻辑技术节点。但随着我们迈向埃级时代，根据imec在2026年VLSI大会上发表的一项新的DTCO研究[6]，标准单元级别的面积优势很容易被BEOL（后端工艺）的扩展问题所抵消。换句话说：互连各种基于CFET的标准单元变得越来越困难。

在理想的尺寸缩放方案下，所有尺寸均按比例缩放，布线能力在不同节点之间保持不变。然而，从 2nm 节点开始，一些基本规则（例如接触多晶硅间距 (CPP，由栅极长度和源漏接触长度共同决定) 以及金属层间距）的缩放速度开始放缓。这加剧了晶圆正面布线的拥塞，进而影响性能、功耗和面积。此外，激进的标准单元尺寸缩放也限制了输入输出引脚的访问。

• 改善基于 CFET 的埃级节点技术的后端互连布线能力

幸运的是，有多种方法可以改善后端互连（BEOL）的布线性能。其中一种方法是提高所谓的齿轮比（gear ratio），它代表了CPP（芯片间距）与金属层1间距的比值。在2nm节点处理器设计中，该齿轮比通常约为1:1。imec在2026年VLSI大会上通过DTCO研究表明，对于基于A7 CFET的设计，将齿轮比提高到2:1可以改善引脚可访问性和面积利用率，而不会影响功耗和性能[6]。实际上，这将导致金属层1的间距更小，需要更先进的光刻技术，例如单次曝光高数值孔径EUV光刻技术。

总而言之，imec推出的双翻转sCFET是一种全新的CFET器件架构，并将其纳入逻辑产品路线图。双翻转sCFET具有极高的微缩潜力，可在不增加面积的情况下同时提供分栅和共栅两种器件方案。这种新型架构不仅有利于逻辑产品路线图，还能通过实现5T+1 SRAM CFET位单元存储器，为停滞不前的SRAM产品路线图提供解决方案。在另一项DTCO研究中，imec展示了改进的BEOL布线能力如何进一步支持基于CFET的标准单元的快速微缩。

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