华为史上最强麒麟9050 Pro发布！罕见9核设计，余承东激动狂飙英文

Super Fast，Super Intelligent，Super Cool ！

好久没讲英文的余承东今天彻底嗨了，现场连喊3个Super，称麒麟9050 Pro是家族史上最强芯片。

时隔六年，华为今日发布全球首款落地“韬定律”、采用逻辑折叠技术的旗舰SOC芯片麒麟9050 Pro ，由华为Mate XT2 I ULTIMATE DESIGN旗舰折叠手机首发。

当年Mate 40发布会，首发麒麟9000

这也是继华为Mate40全球发布会之后，华为时隔六年在旗舰发布会上推出全新麒麟芯片。这也是华为六年来首次公开地向全世界发布麒麟芯片。

有意思的是，余承东讲到处理器的时候，屏幕两边变成了英文。

以前是不能说，现在是要说给全世界听。

芯硬件了解到，麒麟9050 Pro首次采用逻辑折叠技术，简单理解的话，就是在单芯片内将逻辑单元分层排布，好比从平层升级为复式，内部增设垂直互联通道，加装“电梯”，让信号传输路径更短、时延更低、性能更好，从而实现有限工艺下的更强等效性能。

现场关于芯片架构、制程的信息欠奉，官方只说是以用户场景为先，重构了CPU架构设计，整体公布的信息克制且有限。

官方用三个词形容麒麟9050 Pro，就是超快、超智能、超冷静，也是就余承东喊的三个Super。

CPU部分比较罕见，麒麟9050 Pro采用1超大核+2性能大核、4能效大核、2小核的全新架构，分别对应重载、多任务、日常使用场景。

这是华为针对场景优化的四级异构9核架构，物理核心总数为 1+2+4+2=9颗，比行业主流的8核手机SOC（普遍采用三级异构架构：超大核+性能核+能效核）多了一个核心性能档位。

1颗超大核+ 2颗性能大核：对应重载场景，负责应用冷启动、大文件加载、游戏运行等峰值性能需求；

4颗能效大核：对应多任务场景，承接界面交互、悬浮窗、视频通话、分屏多开等中高负载，是日常使用的主力档位；

2颗小核：对应日常轻负载，负责刷资讯、短视频、待机等低负载场景，极致压低功耗。

这套设计的核心思路是把 “中负载多任务” 这个最高频的日常场景单独拆成一个核心档位，避免传统架构里 大核性能过剩浪费、小核性能够不上卡顿，在性能和功耗之间做更精细的平衡。

那之前有没有用9核的呢？也有。

谷歌的Tensor系列2023 年的Tensor G3（Pixel 8系列搭载）曾经用过9核CPU（1超大核+4性能核 +4能效核），但只用了一代，算是绝版，到了G4又改成8核了。

但G3的本质还是传统的超大核+性能大核+能效小核三级架构，只是相比主流8核（1+3+4 或 2+2+4）增加了性能核和能效核的数量，核心是用更多核心承载多任务AI调度，分级的精细度并没有升级。

而麒麟9050 Pro算是四级9核，把中负载多任务这个日常最高频的场景单独拆成了一个独立的 “能效大核” 档位，形成超大核+性能大核+能效大核+小核四个性能层级，是对场景的精细化拆分，核心是用更细的档位减少性能浪费。

如果直观的理解，可以想象一下：1个D杯+2个C杯、4个B杯、2个A杯，大小组合，干活不累。（不是那个杯，别多想）

ps.据说9核之外还有一个微核（用于休眠的？），但没啥存在感，官方PPT就没讲

那为啥麒麟9050 Pro要采用这个看起来有点奇葩的9核设计呢？

芯硬件猜测，大概率还是受限于工艺制程，2个D杯（超大核）放不下去，只能退而求其次了。

图形部分采用马良GPU，计算单元和缓存翻倍（具体多少没说），支持光追硬件加速、5000万线光线实时追踪，渲染性能提升142%。

基带方面依然是巴龙，采用天地一体融合通信架构，卫星寻呼成功率提升42%，天通、北斗卫星消息连星速度提升40%。

性能方面，得益于软硬芯云深度协同，在麒麟9050 Pro加持下，华为Mate XT2 I ULTIMATE DESIGN的整机性能相比Mate XTs（麒麟9020）提升42%。

此外，该芯片还首发支持灵犀CPU超线程技术，单核峰值性能提升24%、多核并发性能提升52%。（没说和谁相比）

安全性上也有升级，麒麟9050 Pro支持双重芯片级安全保障，MSP移动安全处理器+e

SE安全芯片，同时业界首款通过后量子密码算法检测，以及CCRC安全认证。

当然，纸面数据再好，最终还要看真机表现。发热控制、流畅度体验、游戏性能，这些用户真正能感知到的东西，都得真机拿到手才能下结论。

时间拉回到三个月前，华为"韬（τ）定律" 正式发布，业内震动。

5月25日，在国际电路与系统研讨会（ISCAS 2026）上，华为董事、海思半导体总裁何庭波在主旨演讲中正式揭晓了 "韬定律" 及基于该理论的自研LogicFolding（逻辑折叠）技术架构。

当时，何庭波公开披露，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠技术，性能大幅提升。

当时她表示，“麒麟2026”手机芯片（麒麟9050 Pro）是逻辑折叠技术的首次成功实施。“未来十年，我们会持续走向全面折叠，甚至走向更多层的折叠，持续优化从器件、电路，到芯片和系统的全栈性能。”

在此之前，华为已为此潜心研发六年，期间基于这个原理设计并量产了381款各领域的芯片，覆盖千行百业。

众所周知，传统半导体产业遵循摩尔定律，通过不断缩小晶体管物理尺寸来提升性能，但这一路径高度依赖EUV光刻机等西方先进设备。而且传统依靠增大芯片面积来容纳更多晶体管的路径，在移动手机里越来越难持续。在摩尔定律演进放缓的时代，从平面走向堆叠，是一个重要方向。

在美国持续制裁的背景下，海思另辟蹊径，提出了以用“时间缩微” 替代 “几何缩微”的韬定律，不再单纯追求组件小型化。

而是通过LogicFolding将逻辑电路物理折叠，堆叠为双层结构，大幅缩短了芯片内部布线长度，大大优化了信号延迟问题。在现有工艺条件下，达到或接近更高先进制程的性能水平。

也让华为在不依赖西方先进设备的情况下，也能打造出媲美国际顶尖水平的处理器。

芯片堆叠并不是华为发明的

首先需要明确的一点是，芯片做3D堆叠这件事，不是华为先看到的，也不是华为发明的。

在次之前，AMD、Intel、高通、苹果、台积电这些巨头，在3D堆叠、先进封装、芯粒互联、混合键合等方向的探索，远比我们更早，技术积累更丰富，这点没什么不能承认的。

比如，苹果UltraFusion已经把两颗大die拼通过高密度互联做成一个统一SoC，是2.5D封装路线里多芯粒等效单SoC做到体验极致的代表；

AMD的3D V-Cache，是把大缓存垂直堆叠到CPU上方，借此在CPU游戏性能上大杀四方；

Intel的Foveros和 Foveros Direct，则是从EMIB、2.5D、3D封装，一路走到铜铜混合键合，实现不同制程、不同功能的芯片（芯粒）垂直堆叠。

至于台积电，则是前道光刻级3D堆叠技术SoIC、后端2.5D先进封装 CoWoS+InFO，晶圆级系统集成SoW这些能力整合成3DFabric平台，给客户提供完整的 3D 系统集成方案。相当于从 “单die垂直堆叠” 到 “多die平面拼接” 再到 “全晶圆级系统” 的所有异构集成方案，做成了可灵活组合的模块化工具箱。

高通算是3D集成领域最低调的早期探路者，当行业还在普遍讨论2.5D封装、TSV 堆叠时，高通已经在晶体管级单片 3D IC（Monolithic 3D IC）、垂直存储+多层逻辑、多层有源层堆叠这些更前沿的方向上完成了十年以上的专利与研究布局，只是受限于移动场景的成本约束和工艺成熟度，很多技术没有像 Intel、AMD那样高调量产，而是以更务实的方式逐步落地到产品中。

华为的“逻辑折叠”有啥不同？

但华为韬定律所展示的堆叠技术，和这些传统巨头们确实不太一样，虽然都是“堆叠”，但本质上是两种玩法。

简单来说，别家的方案大多是围绕缓存、存储、传感器、芯粒互联这些相对明确的模块做堆叠。

而麒麟2026要做的，是在手机SoC这么小、功耗约束这么严的空间里，把CPU、GPU、NPU、缓存这些大规模逻辑电路拆成细粒度折叠，让它们在三维空间里重新组织，而不是只在平面上摊开。

这事的难度在于，它不是单纯的封装问题，也不是把两片die贴起来就完事，而是要求架构、电路、物理设计、EDA 工具、制造工艺、封装测试全链路协同，哪一环没跟上，只能变成PPT里的先进架构，无法落地量产。

说来也巧，也正是这些年的外部环境，把海思逼成了近似IDM的路子——设计、工艺、封测、量产全链条都要深度参与，不能只当个甩手掌柜的设计公司，才有条件做这种系统工程级别的探索。

麒麟到底是怎么“折叠”的？

落到具体技术上，麒麟2026走的是晶圆对晶圆（wafer to wafer）的面对面（face to face）混合键合（hybrid bonding）路线。

两片晶圆（wafer）正面相对，中间用混合键合做超高密度的垂直互联，底层晶圆的背面再通过硅通孔（TSV）把信号、电源和地引出去。

之所以选这条难度更高的路线，还是移动SoC的特性逼的。成熟的2.5D封装适合大模块互联，比如HBM和GPU的组合，但互联距离长、密度不够，时延下不来，不适合细粒度的逻辑折叠。Chiplet方案灵活度高、良率稳，但互联间距大，封装面积也压不住，对手机这种寸土寸金的终端来说并不划算。

晶圆级键合的优势就是互联密度最高、时延最低，最适合做细粒度的逻辑折叠，当然对良率控制、对准精度、晶圆平坦度的要求也高了好几个量级。

不少人第一反应是，两层wafer叠一起，良率肯定更差，成本也更高。实际情况是，良率未必会变差。

一来折叠之后每层芯片的尺寸小了很多，单颗良率反而更高；二来现在折叠工艺本身的良率损失已经压到几乎可以忽略；再加上上下层可以针对性优化工艺，算下来整体良率并不比传统2D芯片差，成本甚至还有优势。目前的量产结果也验证了这一点。

性能到底怎么样？

对比上代麒麟9030 Pro，麒麟9050 Pro的晶体管密度提升了53.5%，达到每平方毫米2.38 亿个晶体管，这个密度水平已经对标Intel 18A工艺，接近初代台积电3nm。

与此同时，芯片的P核能效提升了41%，最高频率也提升了12.7%，实现了性能与能效的双重飞跃。

目前，华为现款麒麟9030处理器的超大核主频为2.75GHz。而麒麟2026目前实验室原型核心已经能跑到3.1GHz到3.39GHz，量产版突破3GHz基本没有悬念。

这还只是这条技术路线的起点。按照华为公布的长期路线图，2029年，麒麟超大核的目标主频将摸到4Ghz；到2031年，将达到5GHz，几乎在现有基础上实现翻倍。

同步提升的还有等效晶体管密度，2031年将达到等效1.4nm制程的同等水平。

从更长的十年周期来看，逻辑折叠技术还有充足的演进空间。

它会从目前关键路径的局部折叠，逐步发展为全规模、多层数的有源逻辑堆叠，单个封装内做到三层、四层甚至更多层的逻辑电路叠加。

更关键的是，这条不依赖极致光刻的演进路线，不仅工程上具备可行性，在成本层面也具备经济可行性。

聊到这儿，肯定又有人要扯“弯道超车，国产替代”这些大词。

芯硬件反倒觉得，咱们自己没必要把这项技术吹成什么颠覆摩尔定律的神话。它本质上就是华为在现有工艺约束下，靠全栈系统能力蹚出来的一条新路。先进光刻机拿不到，那就换个维度卷，从而实现更高的性能。

这条路不好走，要踩的坑多，和国际头部厂商几十年的积累差距也明摆着。但有人愿意啃这种硬骨头，愿意走难而正确的路，对整个国内半导体行业来说，总归是件好事。