未来20年制程演进靠High-NA，A3制程将转向Hyper-NA！

8月31日消息，在SEMICON Taiwan 2026 期间，全球顶尖半导体研发机构比利时微电子研究中心（imec）宣布，其先进图形化部门正式更名为“埃米图形化（Ångström Patterning）”部门。imec 先进图形化主管 Philippe Leray 在主题演讲中表示，这并非简单的组织名称调整，而是向全球供应链宣告——半导体制造已进入缺陷容忍度与量测精度趋近于零的“原子精度纪元”。

在 3D 封装与异构整合成为行业热词的当下，Leray指出，无论先进封装如何演进，芯片性能的物理根基仍然取决于“极致的 2D 几何微缩”。从商业视角看，2D 微缩依旧是驱动单位晶体管成本下降的主引擎。

基于这一判断，High-NA EUV光刻将会成为未来先进制程半导体性能的提升核心技术。Leray 明确表示，High-NA（0.55NA）不是一个可有可无的选项，而是确保未来二十年半导体演进不陷入物理停滞的关键必选项。根据 imec 公布的长期技术蓝图，从 A14 到 A5 制程的“黄金十年”，0.55NA 的High-NA 光刻将扮演绝对主力。

然而，当微缩推进至A3节点、间距（Pitch）触及12nm至16nm时，即便0.55NA的High-NA EUV也将面临瑞利公式的物理极限。届时，如果要继续依赖多重图形化（Multiple Patterning），成本将面临失控风险。0.75NA的Hyper-NA 将成为唯一的战略投资路径，以避免因极端复杂的多重图形化导致的成本失控。

根据imec的蓝图预计，首个基于Hyper-NA技术的A3节点将会在2038年推出， 接触栅极间距（CCP，Contacted Poly Pitch）将从N2制程的 48 nm 缩小至 39 nm，从而实现持续的密度提升；晶体管架构的标准单元也将从N2制程的 6T 减少至 3T；晶体管架构也将转向 CFET、键合 CFET 以及薄通道（2D）CFET，以提升性能和功耗效率；在电源传输方面：正面和背面网络将汇聚于 3T–3.5T 单元，并采用背面信号布线，大幅降低功耗和布线拥塞。如果以嵌入式存储器来看：晶体管密度将从N2制程的约 40 Mb/mm² 上升至A3制程的约 300 Mb/mm²。此外，带宽通过硅中介层、eRAM、光子和集成电压调节，也将从N2制程的 0.01 TBps/mm² 增加至A3制程的 2 TBps/mm²。

之后的A2节点则将会在2041年推出，并且A2 节点还将面临材料体系的重大变革。半导体业界正评估转向 MoS₂或 WS₂等二维半导体材料作为通道材料。这意味着 A2 世代将是材料科学与光刻技术的“终极会师”。

除了间距微缩这一关键物理指标，Leray 特别强调 High-NA 的真正革命性在于赋予架构师更高的“设计自由度”。他回顾称，imec 三年前展示的 Pitch 16nm 成果已初步证明 0.55NA 具备处理曲线与特殊角度图形的能力，使芯片设计得以跳脱传统曼哈顿图形的束缚。这种几何弹性可大幅缓解多次曝光产生的套刻精度（当前层图形与晶圆上前一层已有图形之间的对准精度）误差，简化电路布局，让晶体管空间利用率在埃米尺度下依然能获得质的飞跃。

在埃米世代，套刻精度已从单一指标演化为层间对齐、背面布线与 3D 整合的“控制语言”。Leray 指出，未来物理层面的挑战在于将误差控制在 1nm 以下。

事实上，imec此前已在SPIE先进光刻成形技术会议上展示了High-NA EUV单次图形化在20nm间距金属导线结构上取得的电性测试结果，螺旋型与双叉型两种金属化结构均测得高达90%以上的电性良率，验证了High-NA EUV光刻技术及其周边生态系统在小尺寸导线/间隔图形化方面的能力。

光刻机大厂ASML 的蓝图也同样清晰：0.33NA EUV光刻机 NXE:3800F 已实现 MMO（Matched Machine Overlay）小于 0.8nm；0.55NA 的High-NA EUV光刻机 EXE:5200 系列则剑指 MMO 小于 0.6nm。这意味着每一年光刻机设备都必须在对准精度上再压缩一个埃米。Leray 强调，这绝非单一厂商能够独立完成，必须依赖光罩、光阻、量测仪器等全球生态系的共生开发。

因此，imec 与 ASML 在 High-NA 技术落地过程中的高度协同，也被视为对全球半导体供应链的“去风险化”过程。在埃米节点，设备精度、材料特性与制程控制的耦合深度前所未有，单一环节的偏差将被原子尺度的公差要求急剧放大。

编辑：芯智讯-浪客剑