广东
2026年，台积电的路线图已经画到了2030年——1nm（A10）工艺，单芯片集成超2000亿个晶体管，3D封装突破1万亿个。台南沙仑园区531公顷的土地正在环评，6座晶圆厂已经规划好了。
但一个始终困扰外行的问题从未消失：台积电的1nm，真的是1纳米吗？
答案是否定的。不仅不是，而且差得远。
1nm的真相：营销命名，不是物理尺寸
“3nm”“2nm”“1nm”这些数字，早就不代表晶体管的实际栅长或沟道长度了。它们只是代际营销命名。就像“老婆饼里没有老婆，3nm芯片里也没有3nm的零件”。
早在1997年，“工艺节点”的命名就纯粹出于宣传目的，与集成电路的实际尺寸无关。从FinFET时代开始，每家公司的“X纳米”就不再代表任何物理尺寸，只是一种产品迭代称呼。
那真实的物理尺寸是多少？
光刻机巨头ASML在一份PPT里直接掀了老底：台积电N3（3nm工艺）对应的金属半节距是23nm。N2（2nm）对应22nm。到了A10（1nm），对应的是18nm。
18nm的物理尺寸，叫1nm。这就像把一辆4.8米长的车叫“1米车”——数字只是代号，不是尺子。
芯片的晶体管密度也不看“几纳米”这个数字，而是看CPP（栅极间距）和晶体管密度（MTr/mm²）。N3工艺的实际CPP大约在45-48nm。之所以还叫3nm，是因为按照摩尔定律的面积缩微——16nm节点的CPP是88nm，晶体管密度是33MTr/mm²；7nm节点的CPP缩到57nm，密度达到110MTr/mm²，翻了近两番。按边长缩小0.7、面积缩小一半的规律，16nm节点如果按物理尺寸来算，叫11nm也行。但行业选择叫7nm，是因为这个数字在市场上更好卖、更好听——消费者和客户早就习惯了“数字越小越先进”的直觉，谁先叫小数字，谁就在营销上占先。
埃米时代：数字游戏进入新阶段
当数字小到1nm以下，纳米这个单位也不够用了。
台积电在2nm之后，工艺命名从“N”系列切换到了“A”系列——A代表埃米（Ångström），1埃米=0.1纳米。A16就是1.6nm，A14就是1.4nm，A10就是1nm。
这不是技术跃迁，是换了个更小的计数单位。
台积电的路线图非常清晰：2nm（N2）已于2025年底量产；A16（1.6nm）由英伟达首发，2026年底试产；A14（1.4nm）预计2028年量产；A10（1nm）预计2030年面世。台南沙仑园区的P1-P3工厂主攻A14，P4-P6专为A10布局。1nm产线计划2029年试产，初期月产能约5000片晶圆。
更远的目标是A7（0.7nm）——届时CPP将逼近30-35nm的物理下限，对应实际金属半节距约16-18nm。
为什么还要叫1nm？
既然数字是假的，为什么不换一套命名体系？
英特尔2021年试图改过——抛弃“纳米”数字，改用Intel 7、Intel 4、Intel 3。但市场不买账。消费者和投资者已经习惯了“数字越小越先进”的直觉，台积电、三星继续沿用这套命名体系，英特尔后来也悄悄回到了“埃米”的轨道上。
半导体行业是一个极度依赖信心和预期的行业。台积电必须让客户相信——不只是相信它的技术，更是相信它的路线图能持续跑赢对手。1nm这个数字，就是信心的符号。它告诉苹果、英伟达、AMD：我们还能继续缩小，摩尔定律还没死。
至于这个数字和物理尺寸之间差了十几纳米——那是另一回事。
1nm之后呢？
当CPP逼近30nm物理下限，硅材料本身将无法再构成可靠的开关。电子会因量子隧穿效应直接“穿墙而过”，晶体管不再是开关，变成了一块漏电的导体。
台积电的应对方向已经清晰：从GAA晶体管升级到CFET（互补场效应晶体管）——把nMOS和pMOS从并排变成上下堆叠；从硅材料转向二硫化钼（MoS2）等二维材料；以及3D堆叠封装。
但这些都是延长线，不是新赛道。真正的物理天花板，大约在2030年代初期。届时，就算名字叫0.1nm，物理尺寸也停在16-12nm不走了。
台积电的1nm，从来不是1纳米。它只是一个代号——一个为了让客户继续下单、让投资者继续相信、让摩尔定律在数字上继续生效的代号。
真正的战场在晶体管密度、功耗、性能，以及谁能先找到硅的替代品。数字游戏会一直玩下去，直到物理极限把所有人都拦在门外。
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