何庭波39天让摩尔定律失效？麒麟2026实测功耗降41%

如果你以为这只是又一篇学术论文，那就有点天真了。

39天——从5月25日何庭波在上海国际电路与系统研讨会上首次抛出“韬(τ)定律”的理论框架，到7月3日她在中国科学院科技论文预发布平台更新V2版本，华为半导体团队干了一件让同行有点坐不住的事：不仅把理论打磨得更硬核，还直接端出了芯片实测数据。

这速度，比芯片上信号跑得还快。

39天，从理论到硅片

5月25日那天，何庭波的论文《面向多层级电子系统的时间缩微理论》在ChinaXiv上线，提出了一个让行业耳目一新的思路：别再死磕晶体管尺寸缩到多小了，转而追逐“时间”——把信号在芯片各层级间跑来跑去的时间压到最短。

这个以希腊字母τ（韬）命名的理论，核心就一句话：用时间缩放替代几何缩放。

过去六十年，半导体行业的老规矩是摩尔定律那一套——晶体管越做越小，单颗成本越来越低，性能越来越强。但7纳米之后，这条路越走越窄。光刻机逼近物理极限，EUV设备贵到离谱，单颗2纳米芯片的设计成本直接飙破十亿美元。对华为来说，还有一重限制：顶尖光刻设备拿不到。

所以当何庭波在5月提出“τ缩放”时，很多人把它当成一次漂亮的数学建模——把计算栈从晶体管到系统分成四层，每层定义一个特征时间常数τ，然后统一优化。但质疑声也不小：“理论挺美，能量产吗？”

39天后，V2版本给出了答案。

这次不是“我说给你听”，而是“我拍给你看”。V2补充了三类硬核内容：麒麟2026芯片的实测量产数据、逻辑折叠的关键工艺参数、以及未来四代麒麟和昇腾AI芯片的具体性能目标。论文在ChinaXiv上线后，点击量迅速突破26万次，下载量超过5万次。行业分析师们连夜读论文，券商研报第二天就出了。

数据变硬了，理论挖深了，证据更直观了。V1是思想，V2是实证。

麒麟2026交作业了

要说V2最让人兴奋的部分，还得是麒麟2026的实测数据。这颗芯片，被何庭波称为“第一个完整的韬芯片”。

直接看数字：与上一代麒麟9030 Pro相比，在同一制程节点、同一工厂，唯一的变量是架构——麒麟9030 Pro用传统平面设计，麒麟2026上了逻辑折叠。结果呢？

在25摄氏度的测试环境下，麒麟2026的工作电压从1.1伏降到了0.9伏，归一化功耗直接降到0.59，也就是功耗下降了41%。芯片面积缩小了37.5%，晶体管密度从每平方毫米1.55亿颗飙升至2.38亿颗，提升幅度达到55%。

55%的晶体管密度提升是什么概念？过去需要三年两次制程迭代才能磨出来的进度，华为用逻辑折叠，一次搞定。

主频方面，在1.1V供电下，CPU大核频率从2.75GHz直接拉到了3.1GHz，单代涨幅超过12%。对比此前三年麒麟9000S到9030 Pro的爬坡——从2.6GHz到2.75GHz，三年累计提升不到6%——这哪是迭代，简直是“作弊”。

更让人咂摸的是，这些提升没有依赖任何新的光刻工艺。纯靠三维架构重构，就把PPA（性能、功耗、面积）三个维度一起优化了。

何庭波在论文里还特意说明，目前的方案其实“偏保守”——混合键合间距是1.5微米，折叠只覆盖了部分关键路径，没有整颗芯片全上。换句话说，这还不是逻辑折叠的完全体，潜力还有不少没释放。

麒麟2026和2027都已经完成流片，进入验证阶段，麒麟2028和2029处于流片前。这意味着今年秋季消费者拿到手的手机里，那颗芯片已经在路上了。

逻辑折叠真不是盖的

说清楚逻辑折叠到底做了什么，可以从一个比喻入手。

传统芯片是平面城市，所有房子、马路、商场都摊在一个平面上。城市越大，人从A到B的距离就越远。逻辑折叠的做法是：把城市的一层叠到另一层上面，两层之间装几百万部“电梯”——也就是混合键合触点——让信号上下直达，不用绕远路。

普通3D堆叠是上下楼，得等电梯；逻辑折叠是直接把两层楼打通，变成复式套房。

这里有一个关键参数叫齿轮比，定义是混合键合间距与芯片顶层金属线路间距的比值。齿轮比高，意味着上下两层的连接点很稀疏，设计师只能按整块功能模块来决定哪些电路放上层、哪些放下层，优化的颗粒度很粗。齿轮比降到3以下时，可以在更小的电路单元层面做跨层优化。当齿轮比趋近1时，上下两层之间的连接密度与芯片内部的线路密度基本持平，信号上下穿梭几乎感觉不到“过路费”。

麒麟2026的混合键合间距已经做到了1.5微米，对应的顶层金属间距约720纳米，齿轮比已经降到2附近。何庭波在论文中设定的目标是把齿轮比进一步逼近1，未来键合间距将缩小至1微米以下，套刻精度控制在0.5微米以内。

华为为什么选这条路，而不是另一条技术路线？这涉及到3D堆叠的两个流派。

一个是晶圆对晶圆混合键合——两片独立制造好的晶圆，磨掉衬底，只保留最薄的有源层和铜互连结构，然后铜触点直接对齐键合，在300到350摄氏度下完成连接，不用焊料凸点。这种方案寄生电阻更低、信号延迟更小。

另一个是顺序三维集成——在同一片晶圆上逐层制造器件，理论上能做到更细的颗粒度。但问题在于，制造下层器件时的高温工艺会影响上层器件性能，目前量产工艺瓶颈还没突破。

华为毫不犹豫选了前者。用何庭波的话说，后者在“热预算”上吃了大亏。不是不想选，是物理规律不让选。

散热问题是3D折叠绕不开的坎。两层高功耗电路叠在一起，单位体积内的功率密度大幅上升。传统被动散热方案只能支撑每平方厘米约100瓦的功率密度，3D封装至少需要三倍于此。华为的解决方案是：在封装上下两层覆盖CVD金刚石散热层，中间开设微米级的液冷通道，注入氟化液，让冷却液在层与层之间纵向流动，到达顶层金刚石板后转为横向散出。这套方案能把散热能力拉到每平方厘米约300瓦。

在散热和折叠封装设计上，华为目前领先约2到3年。

从“韬芯片”到新规则

麒麟2026只是一颗手机芯片，但τ定律的野心不止于此。

在AI系统层面，V2首次系统性地说明了三项技术如何协同：统一总线用单一协议替代传统AI集群中PCIe、NVLink、以太网等多种通信协议之间的反复转换，把跨节点通信延迟从数十微秒压缩到约100纳秒。华为内部把达到这个延迟水平的集群称为“系统即芯片”——整个机柜在通信层面的表现接近一颗单独的芯片。

Hi-ONE光引擎用光信号替代铜线传输数据，单模块带宽8 Tb/s，传输距离从不到1米扩展到100米。在当前AI芯片互连带宽已经达到数Tb/s量级的情况下，铜线连接在距离、功耗和布线体积上都逼近极限，光互连是绕不开的方向。

3D折叠解决的是一个封装层面的结构性矛盾。传统2.5D封装中，芯片计算能力随面积按平方增长，但内存带宽、互连和供电排列在芯片边缘，只能按边长线性增长。芯片做得越大，边缘资源越跟不上中心需求。3D折叠把这些资源从边缘搬到芯片表面，使其也能按面积增长。昇腾AI芯片预计2030年前后引入逻辑折叠，论文预计到2035年AI硬件集成度较2026年提升100倍以上。

何庭波在接受采访时说得很直白：“未来5年到10年，我们有信心在‘韬定律’下稳步前进。这个‘加速度’可以跟另外一条路径相比，不会越来越远，只会越来越好。”

这背后有一个更宏大的叙事：中国企业首次向全球半导体行业输出底层规则。

过去五十年，半导体行业的游戏规则一直由西方理论定义——摩尔定律是观察规律，登纳德缩放是工程准则。τ定律是第一个由中国企业提出的、覆盖全计算栈的缩放原理。它证明在没有EUV先进光刻设备的条件下，通过架构创新和系统优化，同样可以实现芯片性能的持续跃迁。

从2020年5月到2026年5月，华为海思设计并量产了381颗芯片，覆盖移动、AI、汽车、工业和基础设施。这些量产经验是τ定律的实践基础，也是它能够从纸面走向硅片的最大底气。

V2把路线图延伸到了2031年：2030年晶体管密度目标每平方毫米2.92亿颗，主频4.3GHz；2031年目标密度突破4亿颗，主频5GHz。何庭波曾在5月的演讲中提到，4亿颗/平方毫米的密度水平将达到1.4纳米制程的同等水平。

当然，路还很长。逻辑折叠的全面推广需要EDA工具链从二维设计思维转向三维协同设计，需要先进封装产业链的深度配合，需要散热方案持续突破。但方向已经明确，第一步已经踩实。

路不好走，但方向已经明确了。下一次，你口袋里的“韬芯片”，可能就是这个时代的答案。

你觉得华为的“韬速度”能持续多久？评论区聊聊。