论文 | 韬(τ)定律：多层电子系统的时间标度理论

在今日的国际电路与系统研讨会（ISCAS 2026）上，华为公司董事、半导体业务部总裁何庭波正式发表“”，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠（Logic Folding）技术，性能大幅提升。

此外，何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中国科学院科技论文预发布平台，详细介绍了“韬定律”，并提到华为后续芯片研发的规划。

以下为《A Time Scaling Theory for Multi-Layer Electronic Systems》机翻中文全文，如有出入以后附英文原文为准。

多层电子系统的时间标度理论

何庭波

华为公司

摘要

六十年来，摩尔几何缩放法则推动了半导体行业的发展。如今这一行业发展范式已然失效：单纯的尺寸缩小带来的技术红利趋于枯竭，先进制程芯片的单颗设计成本突破十亿美元，顶尖工艺节点的单晶体管成本不再下降。本文提出一种全新的继任缩放原理——τ缩放(时间缩放)，该理论摒弃晶体管面积维度，将时间作为技术迭代的核心衡量标准，以单一特征时间常数τ作为统一优化目标，覆盖从晶体管开关到数据中心负载、跨度达12个数量级的全场景。

本文展示两项已实现量产落地的技术验证成果：在移动系统级芯片(SoC)领域，逻辑折叠(Logic Folding)技术通过在垂直堆叠的有源层中拆分数字、模拟与存储电路，在固定工艺节点下，实现晶体管密度阶段性提升55%，能效比提升41%;在人工智能(AI)系统领域，融合存储语义统一总线架构、近封装高速光输入输出(Hi-ONE)与端面立体折叠技术的协同堆叠方案，预计到2035年可实现硬件集成度超100倍的增长。

本文核心创新在于方法论层面：τ缩放是自登纳德缩放理论问世以来，首个可覆盖完整计算栈、实现全层级统一优化目标的缩放原理。

引言

自20世纪60年代中期起，半导体行业始终以纳米尺寸衡量技术进步。每18个月，晶体管尺寸缩小、芯片频率提升、逻辑门单位成本下降。摩尔定律既是一项经验规律，也构筑了支撑整套计算体系的行业发展范式。

如今，这一发展范式彻底终结。7纳米节点之后，几何尺寸缩放不再能复刻历史技术红利：光刻设备逼近图形化物理极限，极紫外(EUV)设备折旧成本占据晶圆制造成本的绝大部分，单晶体管成本增长曲线趋于平缓，甚至出现反弹。对于无法获取顶尖光刻设备的企业，技术受限的影响更早显现、制约更为严峻。

由此，半导体行业的核心命题已然转变：行业不再需要探索“晶体管还能缩多小”，而是要解答“该针对什么维度缩放、以什么目标为优化核心”。

过去六年，华为半导体团队针对该问题，在移动SoC、AI加速器、系统架构、芯片封装等领域完成了大量硅基验证。研究结论表明，行业突破的关键不在于迭代新制程节点、革新晶体管架构，而在于更换核心优化目标。本文提出，未来十年电子系统的迭代升级，将不再依托几何缩放，而是以时间缩放为核心——系统性缩减全计算栈各层级的特征时间常数τ，覆盖皮秒级的晶体管开关响应到秒级的数据中心负载响应，实现12个数量级时间跨度的全域优化。

本文结合2020年5月至2026年5月期间381颗量产芯片的实战经验，从科学方法论与产业落地路线两个维度，全面阐述τ缩放理论的核心逻辑与应用价值。

一、几何缩放时代的终结

半导体行业发展的前数十年，核心工作始终是缩小晶体管尺寸。1965年，戈登·摩尔提出晶体管密度约每两年翻倍的观测规律;十年后，罗伯特·登纳德提出缩放理论，证明电压与尺寸的等比例缩小可维持电场稳定。几何缩放与登纳德缩放两大理论相辅相成，在近五十年间推动芯片单位功耗性能、单位成本性能实现指数级提升。

这一发展体系的崩塌分为两个阶段。2005年前后，登纳德缩放率先失效：电压不再随特征尺寸等比例缩小，芯片“暗硅”(闲置无效电路)时代正式开启。此后，鳍式场效应晶体管(FinFET)、环绕栅极(GAA)等器件架构延续了几何缩放的寿命，但7纳米节点之后，纯尺寸缩放的技术红利彻底枯竭。

核心原因已形成行业共识：载流子速度饱和，使晶体管本征延迟与沟道长度的二次相关关系退化为线性相关;局部互连线的寄生电阻、电容逐渐成为标准单元延迟的主要诱因;掩膜成本、极紫外设备折旧、设计规则复杂度大幅攀升，导致2纳米节点顶尖芯片的单颗设计成本突破十亿美元。

其产业经济影响同样不可逆：先进制程节点的单晶体管成本趋于平稳，顶尖工艺节点成本甚至持续上涨。过去五十年“每代产品晶体管数量更多、成本更低”的行业发展范式彻底瓦解。

对华为半导体而言，技术迭代还叠加了顶尖光刻设备受限的外部约束。依赖新制程节点突破性能瓶颈的发展路径彻底行不通。六年前，几何缩放路线进入平台期，这一倒逼出的核心底层问题，终将成为全行业必须面对的共同挑战。

二、核心迭代维度：时间优先，而非空间

从用户核心体验来看，摩尔定律的本质从来不是几何尺寸迭代。更小的晶体管，核心优势是开关速度更快;更密集的互连布局，核心优势是信号传输距离更短;更高的集成度，核心优势是数据跨模块交互更少。历代芯片迭代的核心价值，本质都是时间损耗的缩减：器件层面实现皮秒到纳秒的提速，芯片层面实现纳秒到微秒的提速，系统层面实现微秒到秒级的响应优化。空间尺寸缩放，仅仅是实现时间压缩的技术手段。

基于这一核心认知，全新的迭代逻辑应运而生：应将时间本身作为核心衡量指标。计算栈的晶体管、电路、芯片、系统各层级，均可定义专属特征时间常数τ，将全域τ的缩减作为统一优化目标，而几何缩放仅成为缩减τ的技术手段之一，不再是唯一路径。

本文将这一全新迭代原理定义为τ缩放(时间缩放)，作为替代摩尔几何缩放、引领半导体行业未来发展的核心准则。τ为分层复合变量，公式定义如下：

其中，分别代表晶体管、电路、芯片、系统层级的特征时间常数。各层级τ由下层硬件基础参数与本层级产生的架构、通信开销共同决定。τ的优化覆盖皮秒至秒级的12个数量级时间跨度，以及纳米至千米级的空间跨度，各层级均有专属的τ优化机制：

1. 晶体管层级：优化本征开关延迟，核心手段包括载流子迁移率提升、应变工程、高介电常数/金属栅极、环绕栅极架构迭代，以及局部互连线寄生电阻、电容的缩减(当前寄生参数带来的延迟已数倍于晶体管本征传输延迟)。

2. 电路层级：优化信号路径RC传输延迟，核心手段包括低电阻率导体、低介电常数介质，以及最关键的垂直集成布线缩短线长。

3. 芯片层级：优化计算与内存访问延迟，核心手段包括架构设计、流水线深度调控、存储层级优化、片上总线架构迭代。

4. 系统层级：优化端到端消息传输与同步耗时，核心手段包括互连拓扑优化、协议栈精简、系统总线架构升级。

基于分层模型，可总结出明确的代际迭代规律：

其中缩放系数α随应用场景变化，无统一固定值。量产实战数据显示：功耗受限的移动设备α约为1.3倍/年，安全关键型自动驾驶系统α约为1.5倍/年，直接以吞吐量创造经济价值的AI负载场景，α最高可达10倍/年。

τ之所以能成为核心优化指标，而非现有参数的简单更名，核心优势在于全栈统一度量。频率、延迟、带宽、吞吐量等所有性能参数，本质均由对应层级的τ决定。工艺工程师、电路设计师、系统架构师可基于统一单位、同一核心变量开展协同优化，彻底终结各层级独立优化、时序性能被动适配的行业旧模式，实现端到端的全栈协同优化。

三、逻辑折叠：移动SoC量产落地验证

τ缩放理论的首次量产级验证落地于移动终端领域。智能手机SoC是特殊的单芯片全域系统，无多插槽并行算力加持，无法依靠大规模集群架构掩盖链路延迟短板。整机所有用户可感知的性能，均来自单颗芯片，且受限于手持设备形态，严格约束功耗与散热上限。

2020年后，受顶尖制程节点获取限制，行业面临核心难题：固定工艺节点下，如何实现芯片代际性能持续迭代逻辑折叠(Logic Folding)技术成为核心解决方案。

3.1 技术定义

逻辑折叠是基于时间缩放原理的芯片设计方法论，通过将数字、模拟、存储电路拆分布局在垂直堆叠的多个有源层，实现芯片性能、功耗、面积的协同最优优化。

数字电路可分为组合逻辑(寄存器间的布尔运算网络)与时序逻辑(存储状态的触发器)。数字系统的性能上限由相邻触发器间的关键路径延迟决定，而关键路径延迟主要由互连线寄生RC参数与路径门电路数量主导。传统平面设计将所有门电路平铺布局，通过上层金属层布线，布线越长，寄生RC损耗越大，关键路径延迟越高，芯片运行速度越受限。

逻辑折叠彻底打破平面布局局限，将关键路径门电路分散布局在两层(未来可拓展至多层)垂直堆叠有源层，通过超细间距混合键合技术实现层间互连。对电路设计而言，双层有源层等效为单一连续设计架构，单元跨层布局如同新增金属布线层，大幅缩短信号布线长度，显著降低寄生RC损耗、优化时钟偏移，在固定工艺节点下实现芯片主频提升。

为最大化逻辑折叠的优化收益，需控制混合键合间距与顶层金属间距的比值(行业实践中需低于3，比值越低性能越好)。当前芯片顶层金属间距约720纳米，对应混合键合间距需控制在2微米以内，最优比值趋近于1，可彻底消除键合界面的笼式布线冗余。该技术落地需要产业链多年工艺协同优化，最终实现键合间距1.5微米、套刻精度优于0.5微米、硅通孔关键尺寸/禁区尺寸低于1.5微米、间距低于6微米，配合智能冗余技术实现近乎100%的良率。

3.2 量产实测成果(麒麟2026)

1. 晶体管密度：单代产品从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，等效超越传统几何缩放3年的迭代进度(麒麟SoC设计面积利用率达68%);

2. 性能功耗：SoC性能核心能效比提升41%，最高主频提升近13%;

3. 片上网络：双层有源层搭建的高速全局片上网络，数据通路面积缩减55%，供电稳定性显著提升;

4. 时钟优化：硅后时钟偏移自适应调节技术，独立为SoC带来超5%的性能增益;

5. 存储性能：SRAM关键路径大幅优化，单比特能耗降低，工作频率提升超40%;

6. 核心电路优化：典型处理器核心通过双层折叠架构，时钟缓冲器数量减少50%以上，时钟偏移降低25%，布线长度缩减约30%。

上述所有性能增益均在固定工艺节点下实现，无需迭代光刻工艺，仅通过三维空间逻辑拓扑重构完成性能升级。

麒麟2026搭载的逻辑折叠技术为保守版落地方案：混合键合间距1.5微米，硅通孔仅升级至顶层金属下一级，仅针对核心关键路径做局部折叠优化，未实现全芯片覆盖。即便如此，产品CPU性能核心主频仍回升至3.1GHz。

未来十年，逻辑折叠将从局部关键路径折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。依托低温混合键合技术(降低层间热约束)、硅通孔从顶层金属下移至第六层金属(释放30%以上高层布线资源)，预计2026-2035年，晶体管密度将突破400百万晶体管/平方毫米，麒麟系列CPU核心主频有望突破4GHz。该技术路线具备明确可行性与成本优势。

表1 麒麟CPU性能核心主频迭代趋势

侧边栏A：逻辑折叠技术核心参数汇总

1. 混合键合间距：2微米以内(麒麟2026实测1.5微米，最优目标比值1:1);

2. 套刻精度：优于0.5微米;

3. 硅通孔参数：关键尺寸/禁区尺寸<1.5微米，间距<6微米，故障率<100ppm，修复率99.9%;

4. 良率：智能冗余技术加持下近乎100%;

5. 晶体管密度：单代从155提升至238百万晶体管/平方毫米;

6. SoC性能核心：能效比+41%、主频+13%;

7. SRAM性能：工作频率提升40%以上;

8. 核心电路优化：时钟缓冲器数量-50%、时钟偏移-25%、布线长度-30%。

四、皮秒至微秒级优化：AI数据中心的τ缩放落地

手机终端毫瓦级功耗场景验证了τ缩放的有效性，该理论同样可适配AI数据中心吉瓦级超大算力场景。AI负载处于τ频谱的另一端：不再是单芯片独立工作，而是数百至上万颗芯片协同组成超级算力集群，近十年总算力提升六个数量级。核心落地逻辑为：将τ作为系统级核心优化目标，实现全链路全域优化，而非局限于单颗加速器芯片。

AI系统的τ优化核心基于两大行业现状：第一，AI算力集群规模持续扩张，从单芯片、数十芯片集群升级至数万芯片超大规模集群;第二，现代AI系统的能耗与成本瓶颈核心源于数据传输，而非算力计算。大型AI集群超80%的能耗用于数据迁移，超70%的系统成本投入数据存储。由此可见，缩减芯片间、机架间、封装内的数据传输耗时，与降低计算耗时同等重要。

AI场景的τ缩放通过三大协同技术落地：存储语义统一总线(系统架构)、近封装高速光互连引擎Hi-ONE(光IO)、封装立体拓扑重构3D折叠(架构升级)。

4.1 统一总线：以τ优化为核心的全新系统架构

传统多节点、多加速器架构采用多层协议堆叠传输数据：主机侧PCIe协议、机箱内NVLink或私有总线协议、机架间以太网/InfiniBand协议，叠加软件层远程内存访问协议。每一层协议转换都会带来序列化开销、DMA缓冲区冗余、握手交互延迟，最终导致系统延迟升高、可靠性下降、成本增加。

统一总线(UB)技术摒弃多层协议堆叠，采用单一全域通信协议，实现机箱内、机箱间的对等组网，原生支持全系统内存语义互通。数据传输无需协议转换，基于内存语义层实现对等直连传输，以硬件一致性管理替代软件栈消息交互，大幅压缩系统延迟。

实测数据显示，统一总线可将传统TCP/IP架构数十微秒的远程访问延迟降至100纳秒左右，核心通信链路的系统τ缩减约500倍。机架级算力集群可实现全域硬件一致性，达成“整机系统单芯片化”的架构效果。

4.2 Hi-ONE：封装级高速光互连技术

系统通信延迟优化后，新的性能瓶颈集中于硬件互连带宽与物理传输极限。单颗AI芯片带宽达400Gb/s时，铜线互连仍具备稳定性与实用性;但当单芯片带宽提升至Tb/s级别，铜线互连彻底失效：串行解串器传输距离大幅缩短、布线体积臃肿、机架部署难度激增、散热与供电余量耗尽。

华为半导体研发的高密度光互连引擎Hi-ONE，单模块带宽可达8Tb/s，单条光链路即可匹配单颗AI芯片的统一总线带宽需求。该技术将串行解串器传输距离从100厘米缩短至5厘米，摒弃臃肿铜线布线，同时将跨机架传输距离从1米以内拓展至100米，实现吉瓦级超大规模数据中心高密度互连的物理落地。

Hi-ONE的设计逻辑完全贴合τ缩放理念：摒弃传统高保真信号的复杂数字信号处理架构，采用模拟均衡驱动+跨阻放大器的极简线性架构，适度放宽协议误码率容忍度，通过协议层与物理层的跨层权衡，降低功耗、成本与集成复杂度，是τ缩放跨层协同优化的典型落地案例。

4.3 N²-N困境：3D折叠技术的必然性

AI加速器无法止步于2.5D扇出架构的核心原因是拓扑局限，这也决定了2030年后的行业技术路线。

传统2.5D AI芯片架构中，逻辑芯片位于封装中心，高带宽内存堆叠、串行解串器排布于芯片边缘，供电模块环绕封装外围。所有内存信号、互连信号、供电电流均需通过芯片边缘传输至核心算力区域。若芯片边长为N，则算力容量随面积呈N²增长，但内存带宽、互连能力、供电能力仅随周长呈N线性增长。

算力的二次方增长与互连、供电、带宽的线性增长形成持续拉大的性能剪刀差，即2.5D架构的扇出困境。这一拓扑缺陷无法通过晶体管级工艺优化解决，也是2.5D缩放技术停滞的核心根源。

3D折叠技术彻底破解该困境，将边缘受限的带宽、光IO、供电资源迁移至芯片立体表面：通过背面供电、集成稳压模块实现全域供电，通过混合键合实现内存与逻辑层垂直集成，通过近封装Hi-ONE实现立体光互连。所有核心资源均升级为N²二次方缩放，与算力增长节奏完全匹配。芯片架构从“逻辑芯片+边缘外设”的平面模式，升级为逻辑、总线、供电、内存协同缩放的垂直堆叠架构。

行业迭代路线清晰明确：2030年前，昇腾AI加速器(2025昇腾910C、2026昇腾950、后续昇腾990)依托芯粒、2.5D扇出、微凸点+标准间距混合键合3D堆叠技术迭代;2030年前后，昇腾990将首次在AI加速器中引入逻辑折叠技术，此后3D折叠将成为2035年前算力迭代、τ持续优化的核心载体。预计2026-2035年，AI硬件集成度将实现超100倍增长，τ优化将覆盖全计算栈各层级，不再局限于器件层面。

侧边栏B：AI系统级τ缩放核心成果

1. 统一总线远程访问延迟：数十微秒→100纳秒，τ缩减约500倍;

2. Hi-ONE单模块带宽：8Tb/s，完全匹配单芯片统一总线带宽;

3. Hi-ONE传输能力：芯片内串行解串器传输距离100cm→5cm，机架间传输距离1m→100m;

4. 2.5D架构困境：算力N²缩放，带宽/IO/供电仅N缩放;

5. 3D折叠优化：带宽、光IO、供电从边缘布局转为立体表面布局，实现N²协同缩放;

6. 2026-2035年硬件集成度预期增长：超100倍。

五、逻辑与存储：从相互分离到深度融合

τ缩放理论衍生出一项重要产业变革趋势，兼具技术价值与产业价值。

8086处理器时代，行业通过标准化内存总线实现处理器与内存的产业分离，形成两大独立迭代赛道：处理器依托摩尔定律快速迭代性能，内存产业形成独立的规模化市场。

AI时代彻底颠覆这一分离模式。算力密度的持续提升，让内存带宽、延迟、功耗、封装全面逼近物理极限。高带宽内存、混合键合、3D堆叠SRAM等技术的落地，本质印证了同一核心趋势：AI负载场景中，数据迁移与计算运算同等重要，逻辑芯片与存储芯片正在重回深度物理集成。

逻辑与存储的深度融合，正在重塑供应链话语权，内存与封装厂商的产业地位持续提升。目前该技术趋势已明确，但产业利益分配模式尚未定型。未来AI硬件领域的长期赢家，必将是能够实现逻辑与存储技术深度融合、搭建可持续共赢产业合作模式的企业。τ缩放理论量化了硬件分层分离的跨层损耗，明确了该产业结构性问题无法长期搁置，将成为未来十年行业核心突破方向。

六、现存技术挑战与待解难题

τ缩放理论并非已经完善的成熟体系，仍存在多项核心技术挑战，本节梳理现存问题，既明确后续研发方向，也开放行业协同合作空间。

1. 工具链与设计方法论缺失

现有电子设计自动化(EDA)工具适配传统平面芯片设计，基于面积、时序、功耗三维独立优化，系统时序性能为被动结果。全尺寸逻辑折叠技术需要全新工具链，将多层堆叠芯片视为单一完整设计主体，支持单元级精细分区、全域统一成本函数布局、跨层时序收敛，解决垂直互连寄生参数、禁区规避、晶圆间工艺偏差等传统2D工具无法适配的问题。目前华为已自研初步工具链并落地量产验证，后续将逐步公开技术细节。适配τ缩放、原生支持3D架构、多物理场耦合的开放式工具链，是未来十年行业最核心的基础技术投入。

2. 晶圆间工艺偏差问题

逻辑折叠技术采用多晶圆堆叠键合，不同批次、甚至不同工艺节点的晶圆存在阈值电压、驱动电流、互连RC参数偏差，且偏差幅度远大于单晶圆内部误差，对时钟分布、保持时间裕度影响显著。需通过智能冗余设计、自适应补偿算法、τ感知签核流程解决该问题。

3. 垂直互连固有损耗

混合键合、硅通孔结构存在固有电阻、电容损耗，硅通孔禁区会占用有效芯片面积。逻辑折叠技术的落地需满足核心阈值公式：

目前移动芯片关键路径、存储场景已突破该阈值。该阈值随应用场景变化，且将随键合间距缩小持续优化。

4. 能耗约束问题

τ缩放是时间维度优化准则，并非能耗约束准则。芯片速度提升10倍的同时，功耗可能同步提升10倍，超出电网供电承载上限。因此τ缩放必须配套能耗优化体系：通过内存语义总线消除协议栈开销、近封装光互连将单比特能耗降低数个数量级、背面供电、存算一体/近存计算，以及数据中心级动态电压频率调节技术，实现时间性能余量与功耗的动态权衡。时间性能余量可直接转化为能耗优化空间，实现性能与功耗的平衡迭代。

5. 基准测试体系滞后

行业现有Linpack、MLPerf、SPEC等测试基准，均适配传统单一场景、单一性能指标的芯片架构。τ缩放体系需要全新的τ剖面基准测试工具，可量化系统各层级的核心τ瓶颈与性能余量，精准定位下一阶段的核心优化方向。

七、六年落地积淀，十年未来展望

2020年5月至2026年5月，华为半导体面向移动、AI、汽车、工业、基础设施全场景，完成381颗芯片的设计与量产落地，全面验证了τ缩放理论的可行性：

1. 器件与电路层：晶体管密度持续提升，预计2031年突破400百万晶体管/平方毫米;

2. 芯片层：逻辑折叠技术实现固定工艺节点下，芯片关键路径频率、能效、密度的持续迭代升级;

3. 系统层：统一总线与Hi-ONE技术将系统通信τ从数百微秒压缩至数百纳秒，实现多机架AI集群的全域一致性协同算力;

4. 未来预期：2029年前CPU性能核心主频突破4GHz，未来3-5年麒麟SoC综合能效翻倍，2035年前AI硬件集成度实现超100倍增长。

相较于产品迭代，τ缩放的核心价值在于方法论革新。它是自登纳德缩放理论以来，首个覆盖全计算栈的统一优化标准，让工艺、电路、架构、系统、软件团队基于同一核心指标开展协同优化，明确所有层级的技术升级必须落地为系统τ的优化才具备实际价值。

同时，该理论为行业战略与资本投入提供全新指引：技术迭代的核心投入目标应为优化τ指标，而非追逐先进制程节点。行业核心竞争力不再依赖顶尖光刻工艺，封装集成、内存带宽、系统总线架构的战略价值，正式比肩传统先进逻辑制程。

对于长期以摩尔几何缩放为技术核心的行业而言，这一转型极具挑战。几何缩放时代已然终结，固守旧有发展范式无法实现突破。依托尺寸缩小实现性能迭代的时代落幕，全层级τ协同优化的立体升级时代正式开启。未来6-10年，率先落地τ缩放核心方法论的企业、团队与生态，将主导未来十年计算产业的发展格局。

未来技术路线清晰明确，但仍存在大量待解难题，无法依靠单一企业独立突破。工具链、行业标准、基准测试、器件物理、产业经济模型等均需要全行业协同创新。本文既是一线量产技术的实战总结，也是面向全行业的合作邀约。

作者简介

何廷波，华为半导体业务负责人。其团队在2020-2026年完成381颗全场景芯片的设计与量产，是本文τ缩放理论、逻辑折叠、统一总线、Hi-ONE核心技术的研发主体。

致谢

本文研究成果依托华为半导体数千名工程师六年的技术积累，以及晶圆代工、设备、EDA、系统合作伙伴的全产业链协同，同时感谢广大用户的支持与包容。

参考文献

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6. 巴杜德 等. 三维时序集成：CMOS异构功能协同集成的核心技术[J]. IEEE电子器件学会期刊, 2015, 3(3):205-216.

附：英文原文

论文来源：中国科学院科技论文预发布平台

审校：博文

编辑：晓燕

指导：辛文