Cadence正在教AI像工程师一样思考

在开发ChipStack（Cadence公司基于智能体AI的芯片设计软件）的某个阶段，Kartik Hegde和他的团队做了一件在软件项目中不同寻常的事：他们邀请一位验证工程师详细描述，在阅读完芯片规格说明后，其脑海中会发生什么。这一练习最终成为Cadence现在所称的"心智模型"（Mental Model）的基础（延展阅读：）。

正如Hegde所描述的，工程师们不仅仅是阅读规格说明，同时还构建了一个关于设计的心理框架，提出问题并形成假设，以指导验证过程。Hegde在Cadence年度用户大会CadenceLIVE期间接受媒体采访时说："从那次对话中产生了这个概念，即人类验证工程师在阅读后会形成一个关于设计的心智模型，提出那些真正能为后续工作提供信息的问题。"下一步是将这个过程转化为软件。Hegde和ChipStack团队没有依赖工程师的内在理解，而是着手为AI代理重现相同的学习过程。

心智模型

ChipStack最初是作为一家初创公司由Hegde创立，去年被Cadence收购，旨在使用智能体AI将前端芯片设计和验证工作流程自动化。该系统位于传统EDA工具之上，协调RTL生成、testbench创建和验证等任务。该平台的核心是心智模型，它充当设计的共享表示，智能体在执行这些工作流程时可以引用。Hegde指出，这个概念还解决了一个更直接的问题：芯片设计规模太大，无法放入大型语言模型的上下文窗口中。通过将设计结构化为可导航的表示，系统执行现在所称的"上下文工程"，允许智能体逐步访问相关信息，而不是一次性获取所有信息。上下文工程是塑造AI系统在行动前所看到的一切的实践，包括指令、相关数据、可用的工具，以及任何有助于其完成任务的内容。

随着AI系统正从单次提示转向多步骤推理智能体，失败的原因越来越多地不在于模型能力，而在于缺失或结构不良的上下文。与其将整个设计或数据集输入LLM，上下文工程将信息组织成系统可以导航的形式，在每个步骤中检索所需内容。Cadence的心智模型属于这一类别，充当结构化的上下文层，让智能体能够处理复杂的芯片设计，而无需一次性摄入所有内容。虽然心智模型有时被描述为知识图谱，但Hegde表示，这个标签只捕捉到了系统的一部分。芯片设计本身具有固有的结构，信号、时序和数据流形成了关系图谱。虽然LLM被用于解释规格说明和代码以构建模型，但结果不是开放式文本，而是系统可以处理的结构化表示。

为了理解这在实践中如何运作，Hegde分解了心智模型的结构方式。他描述了它如何跨多个层级组织芯片设计：从端口（输入和输出）开始，然后将其分组为通道（如PCI Express接口），包括独立的读写路径。然后它对流经通道的事务进行建模，最后将那些事务序列捕获为事件。

Hegde解释说，心智模型并不止步于构建芯片的结构，还对设计的实际运作方式进行建模。它编码每个端口的角色，区分通道内的控制信号和数据信号，建模正在发生的操作类型，以及它们如何随时间展开。它还反映了工程师如何思考设计，包括预期行为和可能导致失败的潜在边界情况。为了构建这种表示，系统分三个阶段运行。

静态分析步骤（"展开"）提取端口和层次结构等结构元素。然后增强阶段使用LLM来解释这些元素的含义。最后，推理步骤将该信息组织成系统可以处理的结构化形式。

虽然心智模型最初是为了支持芯片设计验证工作流程而构建的，但Hegde表示其范围已经在扩展。早期开发专注于提高智能体生成和验证testbench的能力，进展主要通过验证性能来衡量。但这种狭隘的关注正在让位于更广泛的视角。"在过去六个月里，无论是从客户还是从内部来看，我们清楚地认识到，这个概念必须扩展到仅仅关注验证的范围之外，"Hegde说。为了支持这种扩展，Cadence已开始将心智模型扩展到设计过程的后期阶段。这包括纳入额外的结构和物理信息，如控制流图、估计的门数量，甚至大致的功耗特性。这些元素使系统更接近于对完整芯片实现进行推理，而不仅仅是流片前验证。

Hegde说，目标是让心智模型成为跨多个"超级智能体"的共享基础，这些超级智能体在设计流程的不同部分工作。为了更接近Cadence"规格说明输入、芯片输出"的长期愿景，该模型将需要超越其当前形式。早期的用户反馈已经在塑造这个方向。

根据Hegde的说法，客户对他们在EDA工具中描述的一种新能力给予了积极回应：对他们设计的语义理解。与此同时，他们正在推动更直接地访问心智模型本身，包括允许他们查询并在其上构建自定义工作流程的API。实际上，这改变了工程师与设计交互的方式。工程师不再仅仅依赖基于仿真的验证，而是开始探索设计的结构化表示是否可以帮助更早地发现不一致之处，比如在运行任何测试之前识别规格说明与其实现之间的不匹配。

像任何整合LLM输出的功能一样，可靠性问题仍然存在。用户询问了如何验证心智模型是否正确，这是Hegde承认的挑战。虽然系统以编译器和静态分析工具的确定性输出为基础，但它也依赖LLM驱动的解释，这引入了一些不确定性。在实践中，错误往往是局部的，比如遗漏某个功能、误解功能，或者误解信号之间的关系。Hegde说，这些错误通常源于不完整的规格说明或RTL本身的不一致。因此，工程师仍然需要审查和验证模型的输出。

对Hegde来说，心智模型概念展示了芯片设计工作流程可能如何发展。他在行业早期的另一个拐点中看到了一个类比，当时硬件描述语言（如Verilog）允许工程师在更高层级描述电路，让编译器将该意图翻译成低层级表示。"这有一个非常清晰的类比，"Hegde说。"人类正在编写规格说明，而LLM就像编译器一样，正在创建这种内部表示，也就是心智模型，然后这被降低到RTL。"从这个意义上说，心智模型代表了一种引入新抽象层的尝试，这个层级位于规格说明和实现之间，以机器可以操作的形式捕获设计意图。

但Hegde很快指出，这种比较是有限度的。与传统编译器（确定性的且被广泛信任）不同，LLM仍然是概率性的。"我们还没有真正达到那种真正的抽象层级提升，因为人类仍然需要参与其中，"他说。"也就是说，我认为那就是它的发展方向。"如果这个理论成立，上下文工程可能证明是新兴智能体堆栈中更重要的一层，不仅在芯片设计中，而且在任何结构和解释信息与生产输出同等重要的领域中。