JEDEC推进DDR5 MRDIMM生态 发布接口逻辑新标准并扩展未来路线图

JEDEC 固态技术协会近日宣布，其负责逻辑与 DRAM 模组标准制定的 JC-40 与 JC-45 委员会在 DDR5 MRDIMM（多路复用秩内存模组）领域取得多项重要进展，包括正式发布新一代 DDR5 多路复用秩数据缓冲标准、推进多路复用秩时钟寄存驱动标准的制定，以及加速完善面向更高带宽的 DDR5 MRDIMM Gen 2 与 Gen 3 路线图。

在已发布的标准中，JEDEC 正式公布了 JESD82-552《DDR5MDB02 多路复用秩数据缓冲》规范，并已在官方网站开放下载。 这一标准定义了面向多路复用秩 DIMM 架构的数据缓冲新一代功能设计，旨在在模组带宽持续提升的前提下，仍保持稳定、可靠的运行特性。 通过在数据路径上引入更先进的缓冲与控制逻辑，DDR5 MDB 方案为高性能内存子系统提供了更强的可扩展性和信号质量保障。

即将发布的 JESD82-542《DDR5MRCD02 多路复用秩时钟寄存驱动》标准目前也已进入收尾阶段，预计将在不久后正式对外公布。 该标准面向 DDR5 MRDIMM 模组，重点强化时钟与控制信号的完整性及时序控制能力，用以配合 JESD82-552 中的数据缓冲规范，在整体上进一步提升 MRDIMM 产品在高频、高带宽场景下的可靠性。

在模组规格路线图方面，JC-45 委员会正在加紧完成 MRDIMM Gen 2 标准的制定工作，目标是在满足新一代计算平台对带宽持续攀升的同时，兼顾整机层面的能效与系统效率需求。 与此同时，委员会也在推进第二代 DDR5 MRDIMM Gen 2 原始 PCB（raw card）设计，这一批次设计的目标数据速率为 12，800 MT/s，体现出 JEDEC 希望通过标准化工作，为数据密集型应用场景提供更高数据传输速率与可扩展内存解决方案的方向。 在 Gen 2 标准接近完成的同时，JC-45 也已着手规划 MRDIMM Gen 3 标准，相关底层内存接口逻辑目前同样接近定稿阶段。

JEDEC 还将在今年 5 月于圣何塞举办面向移动/客户端/边缘，以及服务器/云计算/AI 领域的专题论坛，围绕包括 DDR5 在内的新一代内存标准与系统设计展开深入讨论。 参会者将有机会了解 MRDIMM 等前沿技术的最新规范进展和行业应用趋势，相关议程与注册信息已公布在 JEDEC 官方网站。

JEDEC JC-45 委员会主席及协会理事会主席 Mian Quddus 表示，这一系列协调推进的标准工作，体现了 JEDEC 在高性能内存标准领域持续发挥的行业“对齐者”角色，通过打造可互操作的统一规范，满足 AI、云计算与企业级工作负载对内存子系统不断增长的性能与带宽需求。 来源为 JEDEC 官方新闻稿。