线性相位检测器在时钟与数据恢复（CDR）中的工作原理

时钟数据恢复（CDR）对于保障异步传输中的数据完整性至关重要。在这种传输模式下，发射端时钟不会单独发送，接收端必须直接从数据信号中重构时钟，以确保准确采样和同步。本文将介绍一种在 CDR 应用中常用的线性鉴相器：霍格鉴相器（Hogge detector）。

时钟数据恢复的技术难点

在正式展开前，我们先回顾时钟恢复的相关基础原理。图 1 展示了一个不归零码（NRZ）数据波形示例。

图 1采用不归零码格式的典型输入波形示例

在 NRZ 编码中，信号电平在每个比特周期内保持恒定。因此，图中 t1 至 t2 区间的高电平段被解读为逻辑 1。但根据生成数据所使用的时钟，该段既可能代表单个逻辑 1，也可能代表连续多个逻辑 1。同样，低电平段可代表单个或连续多个逻辑 0。

虽然每个恒定电平段都可能对应多位数据，但假设逻辑 0 与逻辑 1 出现的概率相等，则波形应包含交替表示逻辑 1 和逻辑 0 的段落。简言之，波形中恒定电平段的最小持续时间即为比特周期（Tb）。在图 1 中，第一个这样的最小段出现在 t1 至 t2 之间。

进一步分析前，需要回答两个核心问题：第一，如何从随机比特流中提取周期性时钟？第二，该时钟的理想频率和相位应如何设定？

由于需要在每个连续比特周期内对输入数据进行采样，时钟周期必须等于比特周期（Tb）。此外，时钟的采样边沿应位于比特的中心位置。这样可以使采样时刻远离数据跳变沿，最大程度降低数据抖动的影响。

图 2 下方的波形为本例中的理想时钟（假设以时钟上升沿作为采样边沿）。

图 2输入数据波形（上）与理想时钟信号（下）

数据波形中连续不变的一串逻辑 1 或逻辑 0 称为“连码”（run）。例如图中 t3 至 t4 区间存在 3 比特长度的连码。该区间内没有电平跳变，因此无法提供频率或相位信息。

那么，CDR 电路如何在缺乏周期性跳变、且连码期间无相位/频率参考的情况下，生成周期为 Tb 且相位合适的时钟呢？CDR 电路需要利用数据波形中的跳变来生成时钟。当进入无有效相位/频率信息的连码区间时，电路应维持此前已获得的时钟频率和相位。

需要注意的是，长连码会显著增加 CDR 的设计难度。实际通信标准通常通过数据编码来限制最大连码长度，以规避这一问题。

基于锁相环的时钟数据恢复

锁相环（PLL）是实现时钟与数据恢复的主流方案。在 PLL 中，鉴相器负责检测输入数据与本地生成时钟之间的相位差。

正因如此，CDR 专用的 PLL 需要采用特殊的鉴相器。例如，传统的 XOR 鉴相器不适用于 CDR：即使输入数据没有跳变，其输出仍会持续变化，导致错误调节。

CDR 鉴相器必须仅在数据发生跳变时，才根据两输入的相位差调整输出；在无跳变时保持稳定。这是因为输入比特序列具有随机性，数据电平可能连续多个比特周期保持不变。

本文接下来将重点介绍业界广泛使用的霍格鉴相器。

霍格鉴相器原理

图 3　霍格鉴相器电路结构

如图 3 所示，霍格鉴相器包含两路处理单元：

• 第一路（FF1 + XOR1）：在时钟上升沿对数据流采样，并将采样结果与延迟后的原始输入数据进行异或，生成Up 脉冲；

• 第二路（FF2 + XOR2）：在时钟下降沿对 FF1 的输出进行二次采样，再与 FF1 输出异或，生成Down 脉冲。

Up 和 Down 两路信号共同提供时钟恢复所需的相位误差信息。

第一级触发器与异或门的作用

图 4　霍格鉴相器第一单元的工作波形

D 触发器在时钟采样边沿捕获输入值并锁存至 Q 输出。霍格鉴相器利用这一特性，通过比较当前数据与前一次采样值来检测数据跳变。

假设触发器初始状态为逻辑高电平。在每个时钟上升沿，触发器更新 Q1 输出：t1 时刻输入为高，Q1 保持高电平；t3 时刻输入跳变为低，Q1 随之拉低。

输入数据与 Q1 输出送入 XOR1。XOR1 在数据跳变时刻开始产生脉冲，该脉冲在下一个时钟上升沿结束。因此，脉冲宽度直接反映了输入数据跳变沿与时钟采样边沿之间的相位差。

对比图 5 可知：当数据跳变时刻更靠近时钟上升沿时，Up 脉冲的宽度会显著增加。

图 5　产生更宽 Up 脉冲的波形示例

综上，FF1 + XOR1 可检测输入数据的每次跳变，并生成宽度与相位误差成正比的 Up 脉冲。

第二级触发器与异或门的作用

图 6　霍格鉴相器第二单元的工作波形

第二路（FF2 + XOR2）同样在每次数据跳变时产生脉冲，但其脉冲宽度固定。由于前级 FF1 的跳变发生在时钟上升沿，而 FF2 在下降沿采样，因此 A 节点的跳变始终比 FF2 采样边沿提前半个时钟周期。故 Down 脉冲的宽度恒定为半个时钟周期。

鉴相器最终输出

相位误差通过比较 Up 脉冲和 Down 脉冲的宽度来确定。具体方法是计算Up - Down信号并进行积分，从而得到反映相位误差的控制电压。实际电路中，这一功能通常由电荷泵（charge pump）实现。

图 7霍格鉴相器整体输出波形示例

在图 7 所示情况下，Up 脉冲宽度小于 Down 脉冲，导致 Up - Down 的平均值为负，环路积分器输出逐渐下降。

当数据跳变严格对准时钟下降沿（即锁定时）时，Up 脉冲宽度等于半个时钟周期，此时 Up - Down 的平均值为零，积分器输出保持稳定（见图 8）。

图 8锁相状态下的霍格鉴相器工作波形

此时，时钟采样边沿精确位于每个比特的中心位置。虽然积分器输出存在小幅波动，但其净值不变。当数据进入连码（无跳变）时，鉴相器会维持之前的输出，这一特性对 CDR 非常有利。

总结

本文详细说明了霍格鉴相器的工作原理及其在 CDR 中的应用价值。尽管它应用广泛，但仍存在一些固有局限（如对时钟占空比敏感、翻转器延迟影响等）。在后续文章中，我们将分析这些问题，并介绍能够克服这些缺点的其他鉴相器架构。

原文

https://www.allaboutcircuits.com/technical-articles/operation-of-a-linear-phase-detector-for-clock-and-data-recovery

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