板内电源干扰源，90%可能都是这个原因！

在 DC/DC 芯片的应用中，我们需要提前来规划 EMC 的设计，避免在后期把太多的时间和精力花在整改和优化上。其实DC/DC电源的PCB设计，在满足基本电源工作的功能之外，考虑功率路径满足通流能力，路径的损耗，电压的下降等维度之外，主要要考虑：干扰、抗干扰。

其实很多电源PCB的设计规范可以看出，都可以从EMC的角度去解读其设计规则制定的用意。

电源的EMC设计，跟普通的EMC 设计一样，我们要从 EMC 的三要素来分析和考虑：干扰源→耦合路径→敏感设备。我们通过抑制干扰源、切断耦合路径、保护敏感设备三个措施，来优化 EMC 设计。在 DC/DC 芯片应用中， DC/DC 芯片通常是系统中常见的干扰源，我们主要从 DC/DC 这个干扰源的抑制来优化 EMC 设计。

在 DC/DC 电源中， Buck 是最常见的电路拓扑，我们以 Buck 为例分析噪声源。 Buck 电路的主要噪声源是高频电流环路（ Hot loop ）和高频开关节点（ SW note ） , 包含了比较宽频段的谐波分量。

高频电流环路和高频开关节点分别产生时变的磁场和电场。 PCB

中，以

Buck 电路为例，输入电流环路有梯形波的 di/dt 波形，而电感上存在三角波的 di/dt, 输入电流环路的上下两个 MOSFET 附近的磁场强度远大于电感附近的，特别是高频部分。这是因为梯形波比三角波的高频分量更多，电流变化的斜率更快。所以通常对环路中 di/dt 的分析， 我们更多的集中在输入电流环路，通常也称高频电流环路。

在开关电源工作过程中，上管打开的时候是下图中红色的电流环路；下管打开的时间内是下图中紫色的电流环路。但是两个时段叠加在一起，通过上管和下管的部分是一个大电流跳变的电流环路，而通过电感的电流跳变幅度并不大(蓝色波形)。

所以我们把上管下管和输入电容这个环路作为一个干扰环。

同样， Buck 电路中，在 SW 节点上，会存在方波的 dv/dt 波形，该节点会产生电场。通常会容易忽略掉电感的 dv/dt, 事实上，在近场电场的影响中，电感本身并不是稳定的电位，具有较大的 dv/dt 分量，在单杆测试中尤其明显。

我们应如何分析抑制高频电流环路的引起的噪声源？我们可以将高频电流环路看成是磁偶极子，磁矩 ， 磁场强度随着电流和环路面积而增大，那么可以通过降低电流和减小面积来实现。

首先，我们需要找出不同拓扑的高频电流环路。虚线的环路便是 di/dt 变化比较大的电流高频环路，可以看到 BUCK 电路，电流高频环路存在于输入电容和两个开关管（或者一个开关管和一个二极管）形成的闭合环路，而 BOOST 电路作为对偶拓扑，电流高频环路存在于输出电容和两个开关管。而 SEPIC 电路的电流高频环路存在于两个开关管和两个电容形成的环路中。

可以看到高频电流环路存在于开关管和连接开关管的电容形成的回路，因为电流变化最剧烈的通常在开关管之间，电流是在两个开关管之间切换，而通常电感由于电流不能突然变化， di/dt 受到限制，而不是我们重点考察高频电路环路的部分。

找到高频电流环路后，我们需要抑制该噪声源引起的近场磁场。最有效的方式就是减少该环路的面积，通常电流大小需要满足功率输出的要求，不能随意减小。

对于高频电流环路来说，减小环路面积还要特别注意输入电容的放置，将电容放置在芯片背面（减小了和开关管的距离），所测得噪声大小要远小于其他两种方式（电容放在侧面和用较长的引线连接电容）。

随着先进封装的发展，更多的芯片将输入电容集成到芯片中，可以进一步减小高频环路的面积，以获得更好的 EMC 特性。

分别测试集成电容和未集成电容的两颗芯片 A 和 B ，同样的芯片和 PCB 布局，可以看到 CISPR25 传导高频部分，集成电容的芯片具有更低的高频噪声，具有较大的优势通过传导测试。

通过优化 PCB 布局，也可以抑制高频电流环路的噪声，其中一个方法就是通过底部铺铜。由楞次定律可知，感应电流具有这样的方向，即感应电流的磁场总要阻碍引起感应电流的磁通量的变化。如果 PCB 的 TOP 层为高频电流环路，会形成磁场，同样在下方的 PCB 铺铜中，也能感应出相反的磁场，从而抵消上面的高频电流环路引起的磁场。完整的铺铜距离高频环路越近，对磁场的削弱作用越强。那么我们要确保的是这个下方的 PCB 铺铜足够低的阻抗链接到 GND ，否则范围会帮助辐射。

在前面的分析中， BUCK 电路中还存在高频开关节点（ SW note ），这里的 dv/dt 会产生电场，也会产生辐射，同时引起的共模电流也会在传导测试中占据重要分量，尤其是在 CISPR25 的测试中。高频开关节点常常和辐射相关，尤其是在单杆天线测试和双锥天线测试中，在单杆天线测试中，高频开关节点产生的近场电场直接可以通过单杆天线接收。

抑制高频开关节点的 dv/dt ，首先可以通过减小面积来减小近场电场的电场强度。通过减小 SW 的铺铜面积，电场强度有了明显地减小。同样的方法，可以在单杆测试中，可以通过减小 SW 铺铜或者电感的体积来实现。前面我们分析过电感并不能保持稳定的电位，也是高频开关节点。

减小 SW 的铺铜面积，电场强度明显地减小

当功率受到限制的时候，电感体积不能明显的减小，可以选用屏蔽电感。这里的屏蔽电感是指外部有金属层作为屏蔽层并接地的电感，并不是指铺铜的一体成型磁屏蔽的电感。集成式电场屏蔽电感器一般具有金属外壳，使用时需要外壳接地，提供一个稳定的零点位，可以达到电场屏蔽的效果。

我们知道共模电流在传导和辐射测试中会存在，尤其在辐射测试中，占据重要分量，需要对共模电流进行抑制。分析共模电流的路径，我们可以通过 3 种方式抑制共模电流。

(1) 减小 dv/dt 的开关面积和电感尺寸，减弱电场场强。

(2) 屏蔽 SW 节点和电感，为 dv/dt 噪声源提供零电平，减小耦合电容。

(3) 在输入端加共模电感 ，增加共模环路的阻抗。