从NRZ到PAM4：高速SerDes的演进与未来展望

在高速串行通信领域，SerDes（Serializer/Deserializer，串行器/解串器）作为连接芯片与外部链路的核心模块，其调制技术的每一次迭代，都直接决定着数据传输速率的突破上限。几年前，当行业主流聚焦于10G、25G SerDes应用时，NRZ（Non-Return-to-Zero，非归零码）调制凭借其简洁易用的特性，成为当时的绝对主流；而随着传输速率向56G、112G乃至224G快速跨越，NRZ的物理瓶颈逐渐显现，PAM4（四电平幅度调制）顺势成为业界唯一选择，未来更高速率的224G及以上场景，更将向PAM6等高阶调制技术迈进。今天，我们就来聊聊这背后的技术演进逻辑与行业趋势。
一、低速时代的王者：NRZ的“简单即优势”

在10G、25G SerDes普及的年代，NRZ调制的核心优势就是“简单”——简单到无需复杂的信号处理，就能实现稳定传输，这也是它能广泛应用的关键原因。

NRZ的工作原理直白易懂：用两种不同的电压电平直接对应数字逻辑的“1”和“0”，高电平代表“1”，低电平代表“0”，且在一个符号周期内，电平保持不变（即“非归零”）。这种简单的逻辑设计，让信号的生成、传输和接收都变得极为简洁，无需复杂的编码和解码电路，大大降低了芯片设计难度和成本。

更直观的优势体现在眼图上。眼图是评估信号完整性的核心指标，NRZ由于只有两种电平，信号跳变简单，眼图的眼高、眼宽都非常充裕，形象地说，“眼图宽大得像个足球场”。这意味着链路设计的容错率极高，只要PCB走线不是过于离谱，避免严重的阻抗不连续、串扰等问题，信号就能稳稳地跑通，无需额外的均衡、时钟恢复等复杂处理。

在10G、25G的应用场景下，NRZ的带宽需求也处于合理范围。根据尼奎斯特采样定理，NRZ的尼奎斯特频率为传输速率的一半，10G NRZ仅需5GHz带宽，25G NRZ也仅需12.5GHz带宽。这个频率范围下，普通FR4板材就能满足传输需求，无需使用高端昂贵的特殊板材，进一步降低了整个系统的成本。可以说，NRZ完美适配了低速时代“低成本、高可靠、易实现”的行业需求。

二、高速瓶颈：NRZ为何在56G/112G时代“失灵”？

随着5G/6G、人工智能、高性能计算等领域的爆发式发展，数据中心、AI训练集群等场景对数据传输速率的需求呈指数级增长，SerDes速率从25G快速向56G、112G、224G跨越，此时NRZ的物理天花板彻底显现，再也无法满足高速传输的需求。

核心问题出在尼奎斯特频率与传输介质的损耗矛盾上。如前所述，NRZ的尼奎斯特频率是传输速率的一半，速率翻倍，带宽需求也随之翻倍：56G NRZ的尼奎斯特频率需达到28GHz，112G NRZ需达到56GHz，224G NRZ更是高达112GHz。而这个频率区间，对传输介质（主要是PCB板材）的损耗容忍度提出了近乎苛刻的要求。

在高频信号传输中，PCB板材会面临铜损、介质损耗、趋肤效应等多种损耗，频率越高，损耗越严重。当频率达到28GHz以上时，普通FR4板材的损耗已经急剧上升，信号衰减严重；到56GHz及以上，即便使用高端板材，损耗也会达到难以承受的程度，此时板材就像一个“信号黑洞”，会将大部分信号能量吸收，导致眼图严重劣化、信号失真，最终无法实现有效传输。

除此之外，NRZ在高速场景下还面临着功耗和电磁干扰（EMI）的问题。为了驱动高频信号，芯片的驱动电路需要更大的功耗；同时，高频信号的跳变频率过高，会产生严重的电磁辐射，干扰周边电路的正常工作。这些问题叠加在一起，让NRZ在56G及以上速率场景中，既不具备技术可行性，也不具备成本优势——即便强行使用高端板材和复杂的驱动电路，其成本也会飙升到行业无法接受的水平。

因此，NRZ的淘汰并非技术选择的失误，而是物理规律的必然。当传输速率突破56G的门槛，业界没有其他退路，只能被迫转向更高效的调制技术——PAM4。

三、破局之路：PAM4如何破解高速传输难题？

PAM4（Pulse Amplitude Modulation 4，四电平幅度调制）的核心思路，是通过增加电平数量，在一个符号周期内传输更多的比特信息，从而在不提升符号速率（即降低带宽需求）的前提下，实现传输速率的翻倍，这也是它破解NRZ瓶颈的关键。

与NRZ的两电平不同，PAM4采用四种不同的电压电平，分别对应“00”“01”“10”“11”四种二进制组合，也就是说，一个符号周期内可以传输2bit数据。这就意味着，要实现相同的传输速率，PAM4的符号速率仅需NRZ的一半，对应的尼奎斯特频率也随之减半：56G PAM4的尼奎斯特频率仅为28GHz，112G PAM4仅为56GHz，224G PAM4仅为112GHz。

带宽需求的减半，直接缓解了传输介质的损耗压力。例如，112G PAM4的带宽需求与56G NRZ相当，此时普通高端板材就能满足传输需求，无需使用成本极高的特殊板材，有效控制了系统成本。同时，符号速率的降低，也减少了信号跳变频率，降低了芯片功耗和电磁干扰，兼顾了性能与功耗的平衡。

从技术本质来看，PAM4并非全新技术，早在100G以太网标准制定时，它就曾被视为替代NRZ的候选方案，但当时由于技术不成熟、成本较高，并未得到广泛应用。而随着高速SerDes技术的发展，芯片设计、均衡技术、测试技术的不断突破，PAM4的应用门槛逐渐降低，如今已成为56G及以上高速SerDes的主流调制技术，广泛应用于400G/800G以太网、AI加速器互联、车载高速网络等场景。

需要注意的是，PAM4的普及也伴随着技术难度的提升，其代价甚至可以用“极其惨重”来形容。与NRZ“足球场般宽大”的眼图相比，PAM4的四种电平间距大幅缩小，眼图被压缩成“指甲盖大小”，对噪声、抖动、串扰的敏感度呈指数级上升——NRZ只需区分两种电平，噪声稍微大一点也不会影响判断，而PAM4需要精准区分四种电平，任何微小的噪声或抖动，都可能导致信号判错，进而影响传输可靠性。更关键的是，在相同的峰峰值电压下，PAM4的每个眼孔高度只有NRZ的1/3，根据公式计算，这直接导致了9.54dB的信噪比（SNR）损失。这9.5dB的损失意味着什么？意味着在NRZ时代可以容忍的电源噪声、反射和串扰，在PAM4面前全是“致命伤”，眼图不是变小了，而是快“瞎”了。

更值得警惕的是，当“自适应EQ”不再是万灵丹。现在的SerDes芯片（如Broadcom或Marvell的DSP）功能极其强大，自带CTLE、FFE、DFE等各种均衡算法，试图在接收端把“烂掉”的信号救回来。但很多新手工程师存在一个危险的误区：觉得只要仿真通过了，PCB随便画。在112G时代，这种想法极有可能导致项目失败，核心问题集中在两点。一是线性度（Linearity）陷阱：PAM4对系统的线性度要求近乎变态，如果射频通路中有任何非线性畸变（比如电容的非线性压电效应），即使DSP的算力再强，也无法还原被扭曲的电压台阶。二是残余ISI：当速率达到112G，码间干扰（ISI）会变得极其复杂，即便将均衡算法拉满，误码率（BER）依然可能出现不稳定的跳变。

在实验室实测环节，很多工程师会遇到眼图糊成一团、示波器里全是“毛刺”的问题，此时先别急着改寄存器，建议优先检查以下三点。第一，探头负载效应：100GHz级别的采样示波器探头，其寄生电容会严重拖累信号上升沿，看到的“毛刺”，很可能是阻抗不匹配导致的二次反射。第二，垂直分辨率：由于PAM4眼孔变小，对示波器的垂直分辨率（ENOB）要求极高，若底噪太高，信号会直接被淹没在量化噪声里。第三，损耗梯度的斜率：重点检查板材在Nyquist频率点的插入损耗（Insertion Loss），这也是影响信号完整性的关键因素。

为了应对上述这些难题，高速SerDes芯片必须集成更复杂的信号处理模块，比如前馈均衡（FFE）、判决反馈均衡（DFE）、连续时间线性均衡（CTLE）等，用于补偿链路损耗、抑制噪声和抖动；同时，时钟数据恢复（CDR）的难度也大幅提升，PAM4信号有12种码间跳变，可用的时钟信息组合减少，对鉴相器增益和时钟抖动的要求更为严格。这也意味着，PAM4时代的SerDes芯片设计、PCB链路设计和测试，都进入了“高精度、高复杂度”的新阶段。

四、未来展望：从PAM4到PAM6，更高速率的演进方向

随着数据传输需求的持续升级，224G SerDes已逐渐成为行业新的主流，而未来，448G乃至更高速率的SerDes也将逐步落地。此时，即便是PAM4，也将面临新的瓶颈——当速率提升至224G以上，PAM4的带宽需求将达到112GHz以上，传输介质的损耗再次成为制约因素，因此，更高阶的幅度调制技术成为必然趋势，其中PAM6（六电平幅度调制）、PAM8（八电平幅度调制）成为最具潜力的方向。

与PAM4的四电平不同，PAM6采用六种电压电平，一个符号周期内可传输约2.58bit数据；PAM8采用八种电压电平，一个符号周期内可传输3bit数据。更高的电平数量，意味着在相同符号速率下，传输速率更高；或者在相同传输速率下，符号速率更低，带宽需求进一步降低，从而适配更高速率的传输场景。

例如，要实现448G传输速率，若采用PAM4，需要224GHz的符号速率，带宽需求极高；而采用PAM8，仅需149GHz左右的符号速率，带宽需求大幅降低，可有效缓解传输介质的损耗压力，实现更稳定的高速传输。据行业预测，2026年OIF（光互联论坛）将启动448G标准制定，PAM6、PAM8等高阶调制技术将成为核心支撑。

当然，高阶调制技术的演进，也意味着技术难度的进一步提升。电平数量越多，电平间距越小，噪声容限越低，对信号处理、均衡技术、测试仪器的要求也越高。例如，PAM6的电平间距比PAM4更小，对抖动、串扰的敏感度更高，需要更复杂的均衡算法和更高精度的时钟恢复模块；同时，芯片的功耗和设计复杂度也将进一步增加，如何在速率、功耗、成本之间找到平衡，将成为行业面临的核心挑战。

此外，除了调制技术的升级，高速SerDes的发展还将依赖于芯片工艺的进步（如5nm及以下先进工艺）、传输介质的优化（如新型低损耗PCB板材、光互联技术）以及标准的完善（如IEEE 802.3系列标准、OIF标准）。中科院微电子所等科研机构已在112G PAM4 SerDes领域取得突破，采用28nm CMOS工艺实现了低抖动、低误码率的传输，为高阶调制技术的落地奠定了基础。

五、结语：硬件人的新战场

在112G/224G的时代，硬件工程师不再是简单的“布线工”，而是信道建模师。每一个过孔、每一段微带线，都是一个精密的滤波器。密语：如果你现在的眼高只有10mV，请记住：这10mV就是你最后的尊严。守护它，靠的不是代码，而是你对每一根走线、每一个电容布局的敬畏。

六、总结：调制技术的演进，是需求驱动与技术突破的共生

从NRZ到PAM4，再到未来的PAM6、PAM8，高速SerDes调制技术的每一次迭代，本质上都是“需求驱动”与“技术突破”相互作用的结果：行业对更高数据传输速率的需求，推动着调制技术向更高效、更复杂的方向发展；而芯片设计、均衡技术、测试技术的突破，又为调制技术的落地提供了可能。PAM4的普及背后，是技术难度的陡增和硬件工程师职责的升级，从简单布线到精细建模，每一个细节都决定着高速链路的成败。

回顾这一演进历程，我们能清晰地看到：低速时代，NRZ以“简单、低成本”取胜，完美适配10G、25G的应用需求；高速时代，PAM4通过“提升频谱效率、降低带宽需求”，破解了NRZ的物理瓶颈，成为56G、112G、224G的主流选择；未来，PAM6等高阶调制技术，将继续突破速率上限，支撑448G及以上高速传输场景的落地。

对于行业从业者而言，了解这一演进逻辑，不仅能帮助我们理解高速SerDes的技术核心，更能把握行业发展趋势——未来的设计工作，将更加注重信号完整性、均衡技术、功耗控制的协同优化，而高阶调制技术的掌握，也将成为核心竞争力之一。

随着技术的不断进步，我们有理由相信，调制技术将持续突破物理极限，为高速串行通信领域的发展注入新的动力，支撑数字经济、人工智能、5G/6G等领域的持续创新。

本次无锡4-22日会议现场免费派送2026版本黄页暨技术资料，提前报名才有，发完就没了。

加入”线缆工程技术交流微信群“加客服申请

工程参考学习资讯

▼欢迎“点赞”“分享” 在评论区留下您的看法▼

更多关于最新的线缆行业发展讯息，请关注我们的微信公众号！我们将第一时间搜寻到行业前沿讯息和您一起分享！不做盈利用途，文中观点都是基于公开数据及信息，仅供交流，不构成投资建议!