中芯南方2023/2024年净利润分别为36.7/39.3亿元RMB；关键词：300 MTr/mm²突破之路；自对准之争

2025 年 12 月 29 日，中芯南方获 77.78 亿美元增资，扩先进制程、优化财务，注册资本破百亿。

根据公告：中芯南方2023/2024年净利润分别为36.66/39.32亿元RMB

【张江基地简介】

上海张江-

这是当年张汝京和上海市领导选定的地方，也是zx国际起家的地方，更是中国最先进的工艺研发、生产基地。

如今命名都有了一些变化，具体说：

FAB1 包括了FAB1-P1&P2&P3&SO1四个洁净室

FAB8 P1包括了 P1A、P1B、P1C

FAB8 P2为南方SN1；

FAB8 P3为南方SN2；

FAB1 P1\2\3以前也叫一厂、二厂、三厂。SO1是洁净室车间+办公室，过去作为8寸0.15umBCD工艺研发及产业化的基地。

FAB8 P1A 过去叫FAB8（八厂）：之前量产过12英寸工艺，最高到45nm，后来增加了掩膜版生产线，目前主要生产掩膜版

FAB8 P1B过去被命名为FAB9（九厂）：1-2层租给了凸版彩晶做滤光片；3层租给盛合精微（zx长电，做2.5D CoWOS相关的研发）

FAB8 P1C过去曾被叫做FAB 10 （十厂）：曾经有两个公司占用，2楼和三楼部分区域是zx绍兴租用过，专门做功率器件；3楼其他区域是先进集成电路工艺技术研发线（IMEC 高通 HW及斯米克共同成立的公司，所以FinFET工艺 很多工作都是在这里做的）

现在的FAB8 P2 实际上就是南方的SN1：目前量产FinFET工艺，当前满产（N+too工艺3万片）

FAB8 P3 是南方的SN2：去A的设备验证产线，也是高端工艺研发产线，国产之光

【收入测算】

2025年P2年产能约为300k。6万RMB per wafer。总产值约为180亿元。

以下是一些AI芯片产能分配。预计明年可以到14k；后年到20k。意味着仅华子一家在明年就可以量产670万颗600mm2的AI芯片 die。

【国产先进工艺分析】

Tech 对 Mate 80 Pro Max 中 9030 芯片进行了拆解。

（1）“N+3”工艺的晶体管密度明显低于三星和台积电早期的5nm工艺;（2）金属间距通过DUV多图案技术进行了积极扩展。

鉴于密度（小于125 MTr/mm²（三星5LPE），对应轨距为36 nm，门距为54 nm，我们可以推断这是被激进放大的最小金属间距，超越了双重图案SQDP）

资料将探讨SMIC未来可能实现晶体管密度>300 MTr/mm²的路径，前提是最小金属间距现在很可能被某种自对齐四重图案化（SAQP）模式化。

最新N+3和之前N+2流程的实际提案被TechInsights发现，但从未公开

咱们先把晶体管密度的计算逻辑说清楚：晶体管密度是由栅间距和轨道间距（这里特指M2层的轨道间距）共同决定的（标准库）。这里要注意一个关键点，在N+3工艺节点里，轨道金属并不是整个工艺中最小间距的金属，这点大家后续分析时别忽略。

上图是手搓示意图

关于晶体管密度的计算公式，咱们拆解着理解更清楚：芯片里最核心的两种单元，一种是4晶体管的NAND逻辑门单元，它在整个芯片中的权重占比是60%，对应的占用栅位是3个；另一种是32晶体管的触发器，权重占比40%，占用栅位19个。

把这两个部分的贡献整合起来，就能推导出密度公式：用（0.6×4/3 + 0.4×32/19）除以（栅间距×单元高度），最终简化后就是1.474/（栅间距×单元高度），记住这个公式就能快速估算密度了。

再说说先进节点的技术升级——到“2nm”工艺节点时，预计会全面采用埋置电源轨（BPR）技术。这个技术的核心优势很直接，能把单元高度从原来的6轨缩减到5轨，单元高度降低了，芯片里能集成的晶体管数量自然就多了，这是提升密度的关键手段之一。

然后是成熟工艺节点的M1层间距问题。从理论上来说，M1层间距能做到栅间距的2/3，这样能进一步缩小单元尺寸。但实际量产中发现，如果M1层用36nm间距，再搭配极紫外（EUV）光刻工艺，会出现随机缺陷密度过高的问题，这在文献[4,5]里也有明确记载。所以行业内普遍预期，后续成熟工艺的M1层间距会适当放宽，最终和栅间距保持一致，优先保证量产良率。

最后说个实际应用的关键指标：如果想让晶体管密度突破300 MTr/mm²，必须满足四个核心条件——栅间距要做到44nm、轨道间距控制在22nm，同时必须集成埋置电源轨技术，并且采用5轨的单元结构，这四个条件缺一不可，是目前行业内达成该密度目标的主流技术路径。

多重图形化技术路线之争：双SALELE与双SADP的较量

在3nm及以下制程节点，金属层间距缩小到30nm甚至更小，这对光刻工艺提出了前所未有的挑战。国内两大技术团队华子与小恐龙半导体分别提出了双SALELE和双SADP两种技术路线，围绕这两种方案的较量正在持续升温。

一、双SALELE工艺详解

自对准思想：通过在最紧密的间距之间（Bias）沉积侧壁物质，防止第二次光刻刻蚀过程中，因为套刻偏差，将物质刻穿。

①打印LE1 Bias目标LE1。使用正显影工艺，将图案转移到硬掩模，并执行额外的刻蚀，减小沟槽空间，并减小粗糙度；

②图形转移到基础层；刻蚀后图形略微比LE1大，腾出的空间就是Bias；使用ALD进行沉积，形成沟道内侧壁；

③自上而下刻蚀，露出LE1沟道内侧壁即可；

④沉积另一个硬掩模，并涂敷光刻胶，开始LE2的光刻刻蚀

在CN117751427专利中提出的双SALELE方案，本质上是对传统SALELE工艺的二次迭代。SALELE全称为"自对准光刻-蚀刻-光刻-蚀刻"（Self-Aligned Litho-Etch-Litho-Etch），其工艺流程可分为四个核心步骤：

Double SALELE approach. Left: First litho-etch (blue), followed by spacer (gray), then etch block/cut (yellow). Center: Second litho-etch (green), followed by etch block/cut (purple). This completes the first SALELE. Right: Second SALELE completed.

1. 首轮图形化：通过第一块光罩（蓝色）完成初始线条图形化

2. 侧墙形成：在初始线条周围沉积灰色侧墙材料

3. 切割工艺：使用第二块光罩（黄色）进行切割

4. 二次图形化：第三块光罩（绿色）完成第二组线条对准，最后第四块光罩（紫色）进行最终切割

这种工艺需要消耗8块光罩（4组线条+4组切割），虽然能实现4倍图形化效果，但光罩数量庞大导致成本居高不下。特别是在M0和M2层，需要消耗4块切割光罩，到了1.xnm节点甚至可能需要增加到4块光罩。

二、双SADP技术突破

小恐龙在CN117080054专利中提出的双SADP方案，成功将光罩数量减半。该工艺采用级联式自对准双重图形化（Self-Aligned Double Patterning），具体流程包括：

Figure 2. Double SADP approach. Left: First spacers (gray) are formed on sidewall of mandrel pattern (blue). Center left: Etch block/cut (black) is applied to the spacer pattern. This completes the first SADP. Center right: Second spacers (yellow) are formed on the sidewalls of the first spacer pattern, followed by a gap fill (green). Etch block/cut (red) is applied to the gap fill pattern. This completes the second SADP. Right: Wide features are formed with a separate (fourth) mask.

1. 初始图形：第一块光罩（蓝色）形成主图案

2. 第一重侧墙：形成灰色侧墙图案

3. 首次切割：黑色切割光罩完成第一次切割

4. 二次侧墙：在现有结构上形成黄色次级侧墙

5. 间隙填充：绿色材料填充间隙

6. 二次切割：红色光罩完成最终切割

7. 宽线形成：第四块光罩处理宽线特征

这种方案通过自对准特性，将线条密度提升至传统工艺的两倍，同时切割工序可实现双线同步处理，最终仅需4块光罩即可完成四重图形化。

三、对角线FSAV工艺的必然选择

当金属线宽进入15nm以下，即便是High-NA EUV光刻也面临分辨力极限（理论分辨力15nm）。以22nm×11nm通孔为例，在44nm×22nm间距下，6mJ/cm²的EUV吸收剂量下光子密度波动显著。这种情况下：

Figure 3. Absorbed photon density (1 nm pixel) for a 22 nm x 11 nm via on 44 nm x 22 nm pitch, with 6 mJ/cm2 absorbed EUV dose.

Figure 4. Left: The minimum via pitch cannot be as small as the minimum metal line pitch. Right: Diagonal via locations could be allowed.

1. 传统正交通孔布局受限：最小通孔间距无法达到金属线间距水平

2. 对角线布局优势凸显：允许在交叉区域采用全自对准通孔（FSAV）工艺

3. 光罩优化方案：通过LELE双图形化处理对角线区域，配合必要时的第三块修整光罩

四、光罩数量对比分析

在N+2至N+6节点的工艺演进中，不同方案的光罩消耗呈现显著差异：

1. 通孔层处理：

• ArF浸没式工艺：80nm间距下最多需要4块光罩

• 对角线LELE方案：仅需2-3块光罩即可覆盖N+6节点需求

  
  

1. 金属层切割：

• 双SADP方案：M0/M2层仅需2块切割光罩

• 双SALELE方案：M0/M2层可能需要4块光罩（N+6节点）

  
  

  
  

1. 总体对比：

• 双SADP+对角线FSAV组合：N+6节点可节省3块光罩（44nm M1层、22nm M0/M2层）

• 最优方案：从N+2到N+6仅增加7块光罩

• 最差情况：N+6节点可能需要18块光罩

  
  

五、工艺路线规划建议

1. N+5节点可作为N+4的合理缩放，无需新增光罩

2. 建议采用"双SADP+对角线LELE"组合方案：

• M0/M2层采用双SADP

• M1/M3层保留SALELE工艺

• 通孔层全面转向对角线FSAV

1. 需提前规划3-5个技术节点的多重图形化路线，控制光罩数量年增长率在合理范围

当前业界已进入"后EUV时代"的技术竞赛，工艺工程师需要在光罩成本、工艺复杂度和良率控制之间找到最佳平衡点。

双SADP方案凭借更优的光罩效率，正在成为3nm以下节点的主流选择，而对角线FSAV工艺的普及应用，将为2nm以下节点打开新的技术窗口。

[1] R. Krishnamurthy, “SMIC Steps Toward 5nm: Kirin 9030 Analysis Shows the Foundry’s N+3 Progress,” TechInsights.

[2] Skyjuice, “The Truth of TSMC 5nm,” Angstronomics.

[3] D. Schor, “Samsung 5 nm and 4 nm Update,” Wikichip Fuse.

[4] Y. Li, Q. Wu, Y. Zhao, “A Simulation Study for Typical Design Rule Patterns and Stochastic Printing Failures in a 5 nm Logic Process with EUV Lithography,” CSTIC 2020.

[5] Y-P. Tsai, C-M. Chang, Y-H. Chang, A. Oak, D. Trivkovic, R-H. Kim, “Study of EUV stochastic defect on wafer yield,” Proc. SPIE 12954, 1295404 (2024).

[6] Y. Drissi, W. Gillijns, J. U. Lee, R. R-H. Kim, A. Hamed-Fatehy, R. Kotb, R. N. Sejpal, F. Germain, J. Word, “SALELE Process from Theory to Fabrication,” Proc. SPIE 10962, 109620V (2019).

[7] F. Chen, “SiCarrier’s SAQP-Class Patterning Technique: a Potential Domestic Solution for China’s 5nm and Beyond,” Multiple Patterns.

[8] S-W. Peng, C-M. Hsiao, C-H. Chang, J-T. Tzeng, US Patent Application 20230387002; Y-C. Xiao, W. M. Chan, K-H. Hsieh, US Patent 9530727.

[9] F. Chen, “Exploring Grid-Assisted Multipatterning Scenarios for 10A-14A Nodes,” Multiple Patterns.

[10] J-H. Franke, M. Gallagher, G. Murdoch, S. Halder, A. Juncker, W. Clark, “EPE analysis of sub-N10 BEoL flow with and without fully self-aligned via using Coventor SEMulator3D,” Proc. SPIE 10145, 1014529 (2017).

[11] M. Burkhardt, Y. Xu, H. Tsai, A. Tritchkov, J. Mellmann, “Ultimate 2D Resolution Printing with Negative Tone Development,” Proc. SPIE 9780. 97800E (2016).