【ASML】0.55NA EUV的成像与套刻技术，分享如何解决高NA的关键难题

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为什么需要 0.55NA EUV？

芯片制程需持续缩小（如从 N7 到 sub-A2），3D 器件结构（FinFET、CFET 等）增加了尺寸缩小的价值，但传统 0.33NA EUV 已无法满足更高分辨率需求。

ASML 通过 35 年技术迭代，从波长、数值孔径（NA）、照明技术三方面突破，0.55NA EUV 是继 0.33NA 后的关键升级，为 2025 年后的先进制程（如 A5、A3 及以下）提供支撑。

高 NA 带来分辨率提升的同时，面临多层镜角度限制、吞吐量下降等问题

变形成像光学（Anamorphic Optics）

打破传统 4 倍放大限制，采用 4x/8x 变形成像，既解决多层镜大角度反射效率低的问题，又通过提升掩模和晶圆台加速度（分别提升 4 倍、2 倍）保障吞吐量。

光学设计优化

减少反射镜数量提升透光率，结合灵活照明系统（如 pupil fill ratio 优化），在提升对比度的同时降低曝光剂量。

性能表现：关键指标全面超越 0.33NA

• 成像精度：波前像差仅 0.25nm（目标 < 0.60nm），场内 CD 均匀性（Intra-field CDU）0.22nm（目标 < 0.55nm）， coma 等像差得到有效控制。

• 曝光效率：曝光剂量显著降低，如 15nm 接触孔曝光剂量从 0.33NA 的 148mJ/cm² 降至 44mJ/cm²，降幅达 70%。

• 吞吐量（TPT）：EXE:5000 处理 15nm 接触孔时吞吐量达 155 片 / 小时（WpH），是 0.33NA 设备（22 WpH）的 7 倍；逻辑器件随机通孔场景下，吞吐量提升 1.5 倍。

DRAM 与 Logic 领域的成本与工艺优化

DRAM 领域

15nm 电容接触孔从 “2 次 0.33NA EUV+1 次 DUV” 的三重曝光，简化为单次 0.55NA 曝光，实现 30% 光刻成本降低、70% 剂量减少、7 倍吞吐量提升。

Logic 领域：36nm 随机通孔从双重 0.33NA 曝光简化为单次 0.55NA 曝光，获得 20% 成本优势；金属层支持 1.5D/2D 复杂设计，成本降低 35%，同时提升设计自由度。

未来目标：光源功率向 1000W 以上突破，2000W 光源可实现 100mJ/cm² 剂量下的满吞吐量；后续将推进 0.75NA EUV 研发，支撑更先进制程。

0.55NA EUV 并非颠覆性技术，而是 EUV 的 “进化升级”—— 通过光学设计和工艺优化，在提升分辨率的同时，实现了 “工艺简化、成本降低、效率提升” 的三重价值，是支撑摩尔定律延续至 2035 年后的核心光刻技术。