PCIe 8.0，为时过早

本文由半导体产业纵横（ID：ICVIEWS）编译自itmedia

PCI Express 8.0还有很多不足。

2025年6月11日，在圣克拉拉会议中心（SCCC）举行的PCI-SIG开发者大会上，PCI-SIG宣布完成PCI Express 7.0的标准化，并启动PCI Express 8.0规范的制定工作。当时，PCI Express 8.0的速度和配置尚未确定，因此并未公布。然而，在8月4日同样在SCCC举行的“内存和存储的未来（FMS）2025”大会新闻发布会上，PCI Express 8.0的带宽将比7.0翻倍。

PCI Express 7.0 规范回顾

PCI Express 7.0 的开发始于 2022 年，紧随 PCI Express 6.0 规范的完成。PCI Express 6.0 的原始信号传输速度为 32GT/秒的 PAM4，PAM4 的引入实现了一种名为 FLIT（流量控制单元）的全新重传机制。为什么要引入 FLIT？虽然 PCI Express 5.0 的 32GT/秒和 NRZ（不归零）标准意味着将可靠性保持在 1 FIT（每 1E9 小时一次）以下并不特别困难（这可以通过在发送端和接收端都使用滤波器和均衡器来实现），但 PAM4 的引入显著降低了接收水平。

然而，从功耗和延迟的角度来看，引入强大的 FEC（前向纠错）机制并不合适。具体来说，以太网中使用的 Reed Solomon FEC（RS-FEC）会在 514 位数据信号中添加 30 位纠错码，并将其作为 544 位信号传输。这种强大的机制可以检测最多 30 个符号（300 位）的错误，并纠正最多 15 个符号（150 位）。然而，实现这一点需要在发送和接收端都进行完整的 DSP 操作，这会产生大量热量（并增加实现 DSP 的成本）。此外，实现 RS-FEC 会使延迟增加约 100 纳秒。PCI-SIG 认为这种延迟的增加尤其不可接受。

因此，PCI-SIG 在传输数据之前会先应用轻量级 FEC（几乎不会增加延迟）。当然，这本身并不能提供完全的纠错，但它确实降低了纠错的频率。因此，除了轻量级 FEC 之外，FLIT 是一种在链路层使用 CRC 检测错误并在链路层重传数据的机制。对于 PCI Express 来说，重传机制是在事务层实现的，但这会带来很大的开销。因此，他们希望通过在链路层加入重传机制，以较低的开销进行纠错。顺便说一句，使用 FLIT 会产生大约 100 纳秒的延迟，但官方的解释是“RS-FEC 总是会产生 100 纳秒的延迟，但 FLIT 重传的频率要低得多，因此对延迟的影响很小。”

到目前为止，业内一直在讨论 PCI Express 6.0，但 PCI Express 7.0 在保持相同结构的情况下将信号速度提高了一倍。自然而然地，一些简单的问题出现了：“同样的 Light FEC 能处理吗？”以及“FLIT 会不会更频繁？”当 PCI Express 7.0 的开发计划于 2022 年公布时，笔者提出了这些问题，并得到了这样的答案：“该规范计划于 2025 年发布，所以我们还有三年时间。我们希望技术进步能够在此期间解决这个问题。” 这有点像是给自己三年后“传授”的答案，但看起来我们终于找到了解决方案。然而，事实证明，事情并没有我们想象的那么简单。

首先，以下是关键指标（图 1）。首先，延迟增加了不到 10 纳秒，这可能主要归功于接收器均衡器功能的增强，稍后将对此进行讨论。同样值得注意的是，重定时器从之前的每通道两个扩展到最多四个。然而，错误频率从 32GT/秒 PAM4 增加到 64GT/秒 PAM4，导致与不使用 PAM4 的 PCI Express 5.0 相比，带宽效率低下不到 2%。

图 1：与 PCI Express 6.0 相比，电源效率应该有所提升，唯一的解决方案是改进工艺。来源：PCI SIG

线路本身应该与PCI Express 6.0之前的版本相同，但焊盘间损耗为-36dB，小于PCI Express 6.0的-32dB（图2）。这似乎意味着通过接收器侧的校正确保了4dB的裕度，但更令人担忧的是底部的声明“在32GHz时将PCB损耗保持在1dB/英寸以下”，这似乎更难实现。用普通的FR-4实现这一点似乎有点困难。

来源：PCI SIG

信号相关要求越来越严格

就信号而言，参考时钟 (Reference Clock) 的实现难度更大（图 3）。不过，市面上已经有时钟抖动低于 60 飞秒的 PLL（例如，瑞萨电子的晶体振荡器“XK”的抖动为 55 飞秒），因此并非无法实现。事实上，最好不要将其从 PCI Express 6 的 100 飞秒减半到 50 飞秒。

图 3：模拟结果表明，时间预算为 100 飞秒，但实际上似乎相当紧张。来源：PCI SIG

图 4显示了实际通道上数据眼图的比较。如果发射器不使用第二前光标，眼高将明显减小，眼宽也会缩短，因此，当预期距离一定时，第二前光标是必不可少的。撇开焊接到 PCB 上的器件连接不谈，似乎最好假设，除非使用第二前光标，否则无法通过 PCI Express 连接器进行正常通信。

图 4：这不仅适用于 PCI Express 7.0，也适用于 PCI Express 6.0。在 7.0 中，无论高度如何，宽度都会减半。来源：PCI SIG

发射端的参数如下（图5）。当然，由于信号速度翻倍，裕度显著降低，所以我们需要设计一个能够适应这种情况的电路。

图 5：PCI Express 6.0 及更高版本中的 BER 为 10E-6，这是基于 FLIT 与标准结合使用的假设。来源：PCI SIG

然而，这只是一种假象，接收端（图6 ）　实际上要困难得多。Rx均衡从PCI Express 6.0中的16tapDFE几乎翻了一番，变成了29tap FFE + 1tapDFE。照片01中显示的“不到10纳秒的延迟增加”中，超过一半可能是由于Rx均衡造成的（其余部分可能是由于FLIT频率的增加）。此外，顺从眼高从6.0版的6mV增加到7.0版的10mV，似乎是第二个Tx预光标的影响（这实际上意味着它必须强制执行）。无论高度如何，宽度都缩小到大约1.5皮秒，这似乎相当具有挑战性。

图 6：Rx 均衡仅供参考。虽然篡改 Tx 端会导致不兼容，但只要信号能够正确解码，定制 Rx 实现就足够了。因此，定制 Rx 均衡似乎将成为 PCI Express 7.0 IP 的差异化因素。 来源：PCI SIG

PCI Express 8.0

现在，PCI Express 7.0 的数据传输速率为 128Gbps，但信令速率为 64GT/秒。就电信号而言，现在处理高达约 56GT/秒的速度已是司空见惯。这是因为 100G 以太网的 PMA 信号是 56G PAM4。因此，（除了纠错问题）处理 32G PAM4 信号并不困难。然而，对于 200G 以太网的 106G PAM4 而言，未来仍面临相当大的挑战。

原因之一是插入损耗急剧增加，这使得长距离传输电信号变得极其困难。图 7取自 Broadcom 在 Hot Chips 2024 上的演示文稿，显示连接以太网交换机 ASIC 和可插拔收发器模块的线路损耗随着速度的增加而急剧增加。回到照片 02，对于 PCI Express 7.0，线路布线（左图中的基板布线和右表中的系统部分）必须保持在 -17.5 dB 以内。然而，Broadcom 估计在 212 Gbps（106G PAM4）时总共将实现 -21 dB。当使用电信号时，这种插入损耗在速度超过 50 GT/秒时会变得非常显著，这引发了关于是否使用玻璃基板代替 FR-4 的新一轮争论。

图 7：博通表示，传统的实现方式已不再适用于 212Gbps 时代，并正在推广 CPO（共封装光学器件）。这也很有意义。来源：博通

在此背景下，PCI-SIG 于 2025 年 8 月 4 日宣布 PCI Express 8.0 将达到 256GT/秒（图 8）。换句话说，它将是一个 128GT/秒的 PAM4 信号。

PCI Express 8.0 只是将信号速度提高了一倍，即 PAM4 达到 128GT/秒。这是一个非常具有挑战性的技术目标，但距离规范最终确定还有三年时间。

为了实现这一目标，不仅需要芯片的小型化，还需要重新审视布线、基板以及连接器的材料和制造工艺。特别是，目前正在研究使用损耗更低的连接器。

当然，也有一些情况会使用光纤，但信号在机箱内部保持电信号，而光纤用于外部路由。使用这种光纤，损耗不会造成太大问题，但每米的延迟约为 5 纳秒。因此，如果应用程序可以忽略延迟（通过在路径中插入重定时器），则从技术上讲可以将其扩展到大约 100 米，但对于对延迟敏感的应用程序来说，几米将是极限。

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