AI催生算力大变局，无锡给出“芯解法”

21世纪经济报道记者孙燕 邓浩 无锡报道

2023年以来，文心一言、通义千问、智谱、豆包、KIMI等上百家国产大模型争相涌现，参数规模从几亿乃至上万亿，广泛应用于云计算、数据中心、边缘计算、消费电子、智能制造、智能驾驶、智能金融及智能教育等领域，用于AI训练和推理的智能算力缺口与日俱增。

业内普遍认为，AI已成为确定性赛道，这场“马拉松”已经起跑，最终赢家尚未明朗。但可以确定的是，在算力上的投入是参与竞争的必要条件，而非充分必要条件。

这意味着，尽管算力是AI发展的基础支撑，但仅靠算力并不足以决定胜负，还需要在芯片、算法、数据、生态、应用落地等多方面形成综合优势。

面对人工智能时代的巨大机遇，无锡抛出解题思路——芯算联动。

在9月4日开幕的2025集成电路（无锡）创新发展大会上，无锡市委书记杜小刚提出要共建芯算联动的应用场景。“建议各位嘉宾与我们一道，抢抓国家实施‘人工智能+行动’的战略机遇，瞄准农业、工业、消费、惠老、助残和城市治理等各类场景，布局新一代智能终端智能体等‘锡产锡用’的芯算联动项目，共享智能时代的红利。”

算力扩张，芯片先行

AI从模型走向应用，带来了巨大的算力需求。

“算力的成长速度超出所有人想象。”摩尔线程智能科技（北京）股份有限公司（以下简称“摩尔线程”）创始人兼首席执行官张建中在2025集成电路（无锡）创新发展大会上指出，海外每天AI agent产生的token处理需求，需要相当于260万亿TeraFLOPS的算力支持。

以英伟达H100 GPU为例，其单卡算力约为2000 TeraFLOPS，理论上每天需要约130万张卡；若考虑实际部署中的负载冗余与峰值需求，实际部署量可能达到700万张。

按每片12寸晶圆产出30片GPU计算，每天需要20-30万片晶圆。而未来5年，随着生成式AI和agent AI的爆发式增长，GPU需求预计将增长100倍。相比之下，当前中国所有晶圆厂的总产能尚不足这一需求的1/10，凸显出全球AI算力与制造能力之间的巨大鸿沟。

“从国内发展来看，还缺少真正有用的算力。”张建中直言，地方需要有统一调度、高效互联和稳定运行的大规模集群能力，以支撑大模型训练、推理等高负载任务。

近年来，各地都在加快算力中心建设。在2025集成电路（无锡）创新发展大会上，无锡也发布了无锡城市智算云中心节点。

算力分为智算、通用算力和超算三类。其中，智算主要面向AI，利用强大算力驱动AI模型进行深度学习、训练和推理。

无锡城市智算云是全国八个智算云服务试点之一。中心节点依托多元异构算力框架，一期部署高性能智算卡超11000张，智算算力突破12000P，结合科大讯飞建设的1500P等其他节点算力，年内无锡市算力总规模可达15000P，为AI赋能千行百业提供高密度算力支撑。

作为“芯算联动”的物理底座，该中心节点围绕“锡产锡用”，为摩尔线程、申威、太初等智算芯片提供验证环境，也吸引了银河通用、无问芯穹、羚数智能等一批重点AI企业相继落地。

先进制程、先进封装支撑

随着大模型横空出世带来的高算力周期，对高性能、低功耗芯片的需求与日俱增。

“正因为有AI应用的出现，哪怕在摩尔定律放缓的情况下，对先进制程的需求依然更加强劲。”华虹半导体有限公司执行董事、总裁白鹏在2025集成电路（无锡）创新发展大会演讲时指出。

依据摩尔定律，制程每迭代一次，都会有功耗的降低、性能的增加以及成本的降低。白鹏指出，如今摩尔定律已经基本没有降本效应了，但功耗降低、性能增加仍在持续。对价格比较敏感的芯片不会去用最先进的制程，但AI芯片、高算力芯片依然蜂拥向先进制程。

如在无锡，摩尔线程将新一代自主可控AI SoC 芯片研发项目落在当地。依据招股书，该项目拟从市场和客户对AI SoC芯片在计算性能（特别是在大模型推理性能）、功耗和级联扩展性等方面的要求出发，对该公司现有自主可控AI SoC芯片的架构、总线设计、内存管理系统和软件驱动程序等技术开展升级迭代，并引入先进国产工艺、先进封装、先进存储以及高速片间互联等先进技术，研制新一代自主可控AI SoC芯片。

聚焦产业链上关键环节，无锡先进制程半导体纳米级光刻胶中试线也在本届大会上揭牌。该中试线是国内首家聚焦纳米金属氧化物型（MOR）先进制程光刻胶研发与产业化的企业，产品涵盖极紫外EUV、深紫外DUV及电子束光刻胶，可以用于制备亚10纳米先进制程芯片，性能指标达到国际领先水平，填补了我国在该领域的空白。

AI芯片的突破不仅依赖于先进制程，还需要先进封装技术的协同支持：芯片带宽、功耗、集成密度面临“功耗墙、内存墙、成本墙”三重瓶颈，传统工艺极难满足需求。

先进封装因此应运而生，其凭借小型化、高密度、低功耗、异构集成等能力，正从制造后段走向系统设计的前端。而从技术升级来看，随着下游应用算力密度不断攀升，封装形态正加速向Chiplet（芯粒）架构、2.5D中介层与3D堆叠等高集成方案迈进。

有业内人士指出，封装正处在快速发展阶段，其中最大的增量来自于先进封装，如2.5D、3D封装都围绕着算力来进行的。未来，围绕算力布局的封装在整体的占比可能从过去的27%增长到未来的40%以上。

AI智算中心的CPO新变局

在与2025集成电路（无锡）创新发展大会同期举行的第十三届半导体设备与核心部件展示会（CSEAC）上，记者观察到，人工智能生态带来的算力产业链重构成为产业人士热议的话题。

在CSEAC期间的光电合封CPO及异质异构集成技术创新大会上，中国电科58所首席科学家于宗光指出，Chiplet将成为未来封测市场主流。同时，随着Chiplet概念的兴起，玻璃基板将在高端性能封装领域内掀起一场技术革命。

据Market.us数据，全球Chiplet市场规模预计将从2023年的31亿美元增至2033年的1070亿美元左右，2024-2033年的预测区间复合年增长率为42.5%。其中，消费电子领域在Chiplet市场中占主导地位，占据超过26%的份额。

对于AI智算中心来说，CPO（共封装光学）技术的兴起引起市场极大关注，主要聚焦点在于，这会不会颠覆行业现有格局？

在武汉光迅科技股份有限公司副总经理马卫东看来，智算中心的光互联主要有两类，其一是Scale out，用于数据并行训练和模型分阶段训练，当前主要是光模块作为互连；其二是Scale up，用于将模型参数矩阵分解后进行加速计算，当前主要是铜缆互连。

马卫东表示，“随着GPU性能的提升，需要从铜线转向光来做互联。如果用光模块的话，由于功耗、散热以及时延的问题，很难胜任，这个领域可能要用到CPO。但是Scale out领域，也就是服务器之间的互联，仍然以光模块为主。”

马卫东透露，现在CPO其实已经有小批量的应用了，从2025年到2030年，光模块应该还会有非常大的增长，在2030年，CPO预计会占据20%左右的份额。从市场来讲，CPO和光模块大概率在五年以内是共存状态。

不过，CPO实际应用还面临很多挑战。马卫东表示，“就可靠性来说，热集中、没有标准；可维护性来说，不易维护，成本高；可生产性来讲，良率要求高，产业链不成熟，加上非标准化，各家都不相同。”