日本进军先进封装，可行吗？

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作者简介：

汤之上隆先生为日本精密加工研究所所长，曾长期在日本制造业的生产第一线从事半导体研发工作，2000年获得京都大学工学博士学位，之后一直从事和半导体行业有关的教学、研究、顾问及新闻工作者等工作，曾撰写《日本“半导体”的失败》、《“电机、半导体”溃败的教训》、《失去的制造业：日本制造业的败北》等著作。

01

Rapidus不仅涉足前道工艺

还进军后道工艺

国际半导体封装及后道工艺技术会议“ICEP-IAAC2025”于2025年4月在日本长野县举办，据报道，Rapidus在该会议的主旨演讲中进行发言：

“半导体代工厂Rapidus正在加速开发最先进的封装技术。为了在高速成长的生成式人工智能（AI）市场中，赢得GAFAM（Google，Apple，Facebook 现已更名为Meta，Amazon和 Microsoft）等大型客户的订单。其目标是尽早确立混合键合（Hybrid Bonding）和面板级封装（Panel Level Packaging）等设计、制造与检测的下一代技术，并将封装纳入整体制造流程，实现业内最快的短TAT（Turn Around Time，周转时间）生产。”

半导体的制造主要分为三个阶段：设计、在晶圆上制造芯片的前道工艺、以及将芯片切割并封装的后道工艺（见图1）。

图1 半导体的制造流程与Rapidus的规划

Rapidus在2022年11月宣布“将在2027年量产最先进的2纳米芯片”，这一消息曾引发巨大关注。随后，Rapidus于2025年4月在北海道千岁市的工厂建成了一条试验性生产线，并开始生产晶圆。

然而，笔者并不认为Rapidus有能力在前道工艺中实现2纳米芯片的量产。此外，笔者同样认为，Rapidus在后道工艺领域内，以较短的TAT为GAFAM等企业的AI芯片进行封装，是不可行的。

因此，本文将阐述Rapidus难以实现AI芯片在较短TAT封装的依据。在此之前，需先说明一点——在当今的半导体产业中，后道工艺的封装环节正受到比前道工艺更高的关注。

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02

后道封装为何备受关注？

半导体中集成的是被称为“晶体管（Transistor）”的元件。如图2所示，当在晶体管的栅极上施加电压时，就会导通电流（这在计算机中代表“1”）；反之不施加电压则不会导通电流（代表“0”）。

图2 晶体管的工作原理与为何要进行微缩化；来源：参考自高木信一（东京大学大学院）于2023年2月20日“初学者的半导体器件入门讲座”（由Science & Technology主办）的讲座资料

计算机电路是由“1”和“0”构成的二进制系统，因此为了实现复杂而高性能的运算，就需要集成大量的晶体管。事实上，在当前市场中备受瞩目的AI芯片——美国英伟达（NVIDIA）的图形处理器（GPU, Graphics Processing Unit）中，大约集成了800亿个晶体管。

问题在于：如果在集成大量晶体管的同时，晶体管的尺寸不缩小，那么整个芯片的面积将会急剧变大。为了解决这一问题，在集成晶体管的同时也一直在推进微缩化。

恰好，IBM的Dennard早在1974年就从物理学角度证明了晶体管尺寸越小，其运行速度就越快（这就是所谓的“Dennard缩放定律”）。因此，半导体产业一直沿着不断微缩晶体管的方向发展。

然而，到了某一时点，即使继续微缩晶体管，其运行速度却未能如预期般提高（见图3）。原因在于晶体管的集成度提升导致芯片发热增加，而发热又反过来限制了运行速度（比如长时间使用电脑时，其背面发热正是由于晶体管的发热所致）。

然而，在某一点上，即使采用了更精细的晶体管，速度也没有预期的提高（图 3）。原因是晶体管密度越高，芯片产生的热量就越大，从而降低了运行速度（晶体管产生的热量是个人电脑长时间使用后背面发热的原因之一）。

图3 即便单纯对一个芯片进行微缩，也已无法进一步提升速度；来源：Sri Samavedam（imec）, “Future Logic Scaling: Towards Atomic Channels and Deconstructed Chips”, IEDM2020幻灯片资料

为了克服这一难题，并实现更高性能的运算能力，出现了一种称为“Chiplet（芯粒）”的技术（也被称为“3D IC”，即三维集成电路）。这种技术可以将多个在不同制程节点（如2nm、4nm、12nm）上制造的芯片集成到一个封装之中，已经成为不可或缺的解决方案。

例如，图4所示的英特尔GPU中，使用了五种不同制程节点制造的47个芯片，集成在同一个封装内。

图4 将大量芯片在不同晶圆和制程节点上制造后集成的Chiplet（3D IC）架构；来源：亀和田忠司，《下一代半导体封装与组装技术动向及市场展望》，Science & Technology主办研讨会，2024年2月6日演讲资料

正因为这种3D IC时代的到来，整个半导体产业正经历着巨大的范式转变。以下将对这一变化的详细背景进行进一步说明。

03

3D IC时代的范式转变

事实上，在半导体技术领域中，一直存在类似江户时代“士农工商”那样的等级制度。在这种等级结构中，直到2010年前后，前道工艺中的微细加工技术，尤其是光刻（Lithography）技术，占据着最高地位。原因在于，如果不通过光刻形成光刻掩膜上的电路图案，整个制造流程就无法推进。因此，当时甚至有人揶揄“士农工商·后道工艺”，意指后道工艺被轻视、地位低下。

然而，正如前文所述，即便在前道工艺中不断推进晶体管的微型化，也无法实现预期的速度提升。在此背景下，开始受到瞩目的便是将多个不同芯片集成在一起的后道工艺——“3D IC（三维集成电路）”技术。

其结果是，当代半导体产业中，最重要的技术重心已经从前道的微细加工，转向后道的3D IC技术，实现了真正的范式转变（见图5）。这是因为，在开发3D IC时，首先需要进行的是“面向3D IC的封装设计”。

图5 代工厂同时涉足前道与后道的3D IC时代

一旦完成了用于3D IC的封装设计，下一步就是决定要在其中搭载哪些半导体芯片。换句话说，即便是使用最先进微细加工技术制造的芯片，在这个阶段也某种程度上沦为“部件”的存在。

而这些作为“部件”的半导体芯片，正是通过包括昔日称霸一时的光刻技术在内的前道工艺来制造的。随后，这些芯片会依据预先设计好的3D IC封装结构被集成在一起。现代的3D IC正是以这种方式构建而成的。

从这种背景来看，Rapidus决定进军3D IC领域的后道工艺，并非毫无根据。相反，从半导体产业的技术转型角度来看，这一决策可被视为一种顺应趋势的自然举措。

不过，需要指出的是，要实现这一布局，有若干前提条件必须满足。而Rapidus提出的“超短TAT（周转时间）”目标，从现实角度来看是极为困难的。究竟为何如此呢？

04

在3D IC时代

代工厂应承担的任务是什么

在前文图5中，展示了在3D IC时代，代工厂（即半导体晶圆代工厂）所应承担的职责。以下将按步骤说明具体内容：

① 首先，代工厂必须提供3D IC封装提供一个平台。这一平台构成了整个3D IC设计的基础。

② 接着，代工厂需要准备各种搭载于3D IC中的半导体芯片，换句话说，这些芯片要作为“部件”被统一管理和配置。

③ 此外，代工厂不仅要自己制造各类逻辑芯片，也必须从外部采购自己无法生产的元件，例如DRAM等存储芯片。

④ 最后，当所有必要的逻辑芯片和内存组件都齐备后，就需要按照最初的封装设计，对3D IC进行组装制造。

在说明完上述流程后，以下将以具体案例进一步探讨：台积电（TSMC）作为代工厂，是如何为在AI半导体市场炙手可热的英伟达（NVIDIA）GPU进行制造的。

05

TSMC的3D IC平台布局

目前，TSMC已经为3D IC提供了多种封装平台（见图6）。首先，TSMC为英伟达的GPU等AI半导体提供名为“CoWoS（Chip on Wafer on Substrate）”的平台。关于CoWoS的详细内容，将在后文进一步介绍。

图6 TSMC所提供的3D IC平台；来源：SemiWiki, “TSMC Brings Packaging Center Stage with Silicon”，作者 Mike Gianfagna，发表于2025年4月23日

此外，TSMC也为苹果公司（Apple）iPhone所用的处理器提供另一种封装平台，名为“InFO（Integrated Fan-Out）”。TSMC自2016年起，就采用InFO平台生产用于iPhone 7的A10处理器。

近年来，TSMC又面向性能更高、规模更大的AI芯片，推出了新型平台“SoW（System-on-Wafer）”。该平台目前仍处于试作阶段，但未来有望被谷歌、亚马逊、微软等公司用于其云服务中高性能计算机的芯片封装。

台积电还计划提供名为“SoIC”的3D堆叠封装平台。将包括SoIC在内的所有3D IC封装平台，TSMC统一称之为“3D Fabric”。

下面将对被用于英伟达GPU等AI芯片的封装平台——CoWoS进行详细介绍。

06

用于英伟达GPU的CoWoS封装

图7展示了英伟达GPU所采用的CoWoS封装的结构。首先，各类芯片分别独立制造，例如SoC、GPU、高带宽内存HBM，后者是由8至12层DRAM在垂直方向堆叠而成。

图 7 显示了英伟达™（NVIDIA®）GPU 使用的 CoWoS 封装结构。首先，各种芯片分别制造，包括片上系统（SoC/处理器）、GPU 和高带宽内存（HBM：High Bandwidth Memory），其中 DRAM 垂直堆叠 8-12 层。

图7 英伟达GPU采用的CoWoS封装结构（Chip on Wafer on Substrate）；来源：TrendForce，《CoWoS产能紧张挑战AI芯片需求，台湾制造商加快扩产以把握机遇》

接下来，将12英寸的硅晶圆切割为方形，并在其上安装上述CPU、GPU和HBM。这块方形晶圆被称为“硅中介层（Silicon Interposer）”。将各类芯片连接于中介层上的工序称为“CoW（Chip on Wafer）”。

随后，再将完成CoW工序的中介层安装在封装基板（Substrate）上，即“CoW on Substrate”工序。将这一系列步骤统称为“Chip on Wafer on Substrate”，也就是简称“CoWoS”。

这一CoWoS封装被广泛应用于英伟达GPU中，在其他AI芯片中也采用大致相同的结构。因此，未来如果Rapidus要设计AI芯片的封装，其结构很可能也会与CoWoS类似。

那么，目前用于英伟达GPU的CoWoS封装中，究竟采用了哪些工艺节点、哪些类型的芯片呢？

07

2023至2024年大热的英伟达GPU“H100”详解

自美国OpenAI于2022年11月30日发布ChatGPT以来，生成式AI迅速在全球普及。这些生成AI运行在配有AI芯片的AI服务器上，而作为核心AI半导体，英伟达的GPU“H100”迎来了爆炸性的需求增长。

那么，这款“H100”究竟使用了哪些制程节点制造的、什么种类的半导体芯片呢？我们将借助图8来进行说明。

图8 英伟达GPU“H100”的CoWoS封装所需的各类半导体芯片；来源：WikiChip

首先，H100的核心GPU芯片是采用台积电的4纳米工艺（N4）制造的。其次，还需要由韩国SK海力士（SK hynix）等DRAM厂商生产的HBM（高带宽内存）用DRAM芯片。此外，为了让堆叠的DRAM能够与GPU进行数据通信，还需要一个称为“Base Die”的逻辑芯片，该芯片是用台积电的12纳米工艺（N12）生产的。再者，硅中介层（Silicon Interposer）上还需通过1 µm工艺制程形成布线层。

也就是说，为了利用CoWoS封装技术制造H100，台积电必须在自家的代工厂中，使用N4制程制造GPU芯片，使用N12制程制造Base Die，同时还需利用1µm工艺在中介层上完成布线层。由此可知，CoWoS封装至少需要三种不同的制程节点。

更复杂的是，Base Die还需被送往DRAM厂商，由其与8到12层的DRAM芯片进行垂直堆叠和组装，才最终形成HBM。

之后，台积电再将这些已完成的HBM，与GPU芯片和中介层一起，整合至CoWoS封装中。

那么，DRAM厂商要制造出这种HBM，需要多长时间呢？

08

制造HBM大约需要半年时间

图9展示了24Gb规格的先进HBM——“HBM3e”与通用型DRAM“DDR5”的对比。

HBM3e是当前最先进的一种HBM，而DDR是“双倍数据速率”（Double Data Rate）的简称，DDR5是DDR4的下一代标准，具备约两倍的数据传输速度。

图9：24Gb的HBM3e与普通DRAM（DDR5）的对比来源：Tom Hsu，《通过HBM技术热潮展望存储器产业发展趋势》，2024年12月12日，TrendForce研讨会幻灯片

首先在制造工艺方面，HBM3e采用的是1α或1β制程节点，而DDR5采用的是1α节点。由于1β是比1α更先进的微缩技术，因此HBM3e的制造工艺明显比DDR5更复杂、更先进。

接着，通过比较一个12英寸晶圆可切割出的芯片总数（Gross Die），HBM3e为500-600颗，而DDR5则为750-850颗，HBM3e的数量显著更少。这是因为HBM3e采用多层DRAM芯片垂直堆叠，并通过硅通孔（TSV, Through Silicon Via）进行连接，因此必须为大量的TSV通孔预留面积，使得单颗芯片面积大于DDR5。

此外，在将8-12层DRAM芯片与Base Die进行堆叠封装为HBM3e的过程中，其良率仅为55-70%，低于DDR5的80-90%。而且HBM3e的制造所需晶圆数量也是DDR5的2到3倍。

正如上述所述，HBM3e不仅比DDR5要求更高的制造技术，还具有芯片面积更大、单片晶圆良率更低、所需晶圆片数更多等特点，因此其制造难度极高。换句话说，HBM3e的制造比DDR5要复杂得多、耗时更多。

然而，HBM3e的售价却是DDR5的10倍以上。正因如此，各大DRAM厂商正在集中资源投入HBM的开发与生产，以争夺这一高利润市场。

同时，DDR5的生产周期（Lead Time）为3-4个月，而HBM3e则需要5-6个月，采购周期更长。也就是说，即使想要在短时间内制造出类似英伟达GPU这样的AI芯片，HBM也会成为瓶颈，必须等待大约半年。

更雪上加霜的是，目前在先进HBM市场几乎占据垄断地位的SK海力士，2025年全年产能已全数售罄，市场持续处于高度供不应求的状态。

台积电正是在这种背景下，为AI芯片——英伟达GPU采用CoWoS封装进行制造。那么，Rapidus能否实现“超短TAT”的AI芯片3D IC制造呢？

09

3D IC的“超短TAT”只是梦想

首先，Rapidus当前计划在前道工艺中量产的，仍仅限于2nm工艺的芯片。然而，以英伟达H100为例，仅一个CoWoS封装就至少需要三种不同制程节点的芯片。

那么问题来了，Rapidus将如何获得除了2nm之外的其他制程节点的芯片？即便考虑委托其他代工厂生产，要找到愿意配合Rapidus“超短TAT”要求，并能快速交付的代工厂，现实中几乎不可能。

更进一步说，若Rapidus想要真正开展AI芯片业务，则必须向DRAM厂商采购先进HBM。但如前所述，HBM的制造周期约需半年，加之主要供应商SK海力士2025年产能已售罄，采购更是难上加难。

综合来看，Rapidus所谓“以超短TAT制造AI半导体用3D IC”的构想，在现阶段几乎无法实现，缺乏现实性。更何况，其前提条件——2nm芯片的量产本身也面临巨大技术挑战，并不容易实现。

截至目前，日本政府已向Rapidus投入超过1.7万亿日元的补贴资金。然而，Rapidus提出的2nm量产目标，以及所谓超短TAT的3D IC制造计划，均被认为实现难度极高。为避免公共资金被浪费，Rapidus应尽早重新评估并调整其商业规划。

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