下一代HBM：三大技术，定生死！

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SK海力士强调，下一代HBM（高带宽存储器）的商业化需要各个领域的技术进步。 尤其在电源效率方面，与各大代工企业的合作有望更加紧密。

SK海力士副社长李圭在2日于仁川松岛国际会展中心举办的“KMEPS 2025定期学术会议”上介绍了HBM的开发方向。

当天，副会长强调了SK海力士下一代HBM开发的三大任务：带宽、功率和容量。

带宽是衡量数据传输速度的标准。带宽越高，性能越好。要增加带宽，通常需要增加 I/O（输入/输出端口）的数量。事实上，对于 HBM4（第 6 代），I/O 数量与 HBM3E（第 5 代）相比增加了一倍，达到了 2,048 个。

“客户希望获得比 SK Hynix 所能生产的更高的带宽，有些客户甚至谈到高达 4,000 个 I/O，”该副总裁解释道。 “但是，仅仅增加 I/O 数量并不总是一件好事，因此需要进行一些工作，例如将现有的假凸点替换为实际可用的凸点。”

因此，下一代HBM有望在功耗和容量方面取得进步。具体来说，功耗与逻辑过程密切相关。 HBM 配备了逻辑芯片，负责堆叠 DRAM 的核心芯片的控制器功能。此前，SK Hynix 自行生产，但从 HBM4 开始，就必须在代工厂生产。

该副总裁表示：“HBM 的逻辑工艺在很大程度上依赖于与主要代工合作伙伴的合作，并且在该领域有密切的设计合作。” “SK海力士也从封装角度提出了几个想法。”

HBM 的容量与 DRAM 的堆栈数量直接相关。目前商业化的HBM最多堆叠12个DRAM，但未来预计将扩展到16层和20层。

然而，这样做的困难在于，为了在有限的规格（高度为 775 微米）内堆叠更多的下一代 HBM，必须缩小每个 DRAM 之间的间距。例如，如果HBM从12层减少到16层，则每个DRAM之间的差距就会缩小一半。

因此，SK Hynix 正在与现有的先进 MR-MUF 一起推进混合键合技术。混合键合是一种不使用凸块直接连接各个 DRAM 的方法，有利于减小芯片厚度并提高功率效率。

然而，混合键合目前难以实现商业化。这是因为技术难度较高，还存在保证足够量产和可靠性的问题。

副总统解释道：“上述三个因素对于下一代 HBM 的发展而言，是极其错综复杂的。”他补充道，“此外，我认为在下一代HBM市场中，存储器公司如何降低制造成本将是最重要的任务。”

三星HBM 4，双战略

据韩媒此前报道，三星电子已成功利用混合键合技术生产出 16 层堆叠 HBM3 存储器，该存储器样品功能正常，未来将利用 16 层堆叠混合键合技术量产 HBM4 存储器。

相较于目前的键合工艺，混合键合不需要在DRAM内存层之间增加凸块，而是直接用铜连接顶层和底层，大大提高了信号的传输速率，更适合AI计算的高带宽需求。

混合键合还可减小DRAM层间距离，降低HMB模块整体高度，但面临成熟度不足、应用成本高等挑战。

三星电子在HBM4内存键合技术上推行双重战略，同时开发混合键合和传统的TC-NCF工艺。

根据下图及DiskMFR之前的报道，HBM4的模块高度限制将增加到775微米，这有利于TC-NCF的继续使用。

三星正在努力在 TC-NCF 工艺中尽量缩小晶圆间隙，目标是将 HBM4 中的该高度缩小到 7.0 微米以内。

尽管对 TC-NCF 技术存在质疑，但 Kim 表示，与竞争对手 SK Hynix 的 MR-RUF 相比，三星电子的解决方案更适合 12 层甚至 16 层的高堆叠模块。

美光的HBM 4战略

美光科技在去年年底的投资者会议上宣布，其 HBM4 开发正在按计划进行，同时透露 HBM4E 的开发正在进行中。据Wccftech报道，该公司预计将于 2026 年开始量产 HBM4 。

据报道，美光的 HBM4 内存将首先投入量产，HBM4E 随后几年将投入量产。HBM4E 引入了与台积电共同开发的增强数据传输速度和可定制基片，为 AI、HPC 和网络工作负载提供改进的缓存容量和逻辑功能。

HBM4 采用美光的 1β（第五代 10nm 级）DRAM 技术，每堆栈集成多达 16 个 DRAM 芯片，每个芯片提供 32 GB 的容量。该技术具有 2048 位接口和 6.4 GT/s 数据速率，每堆栈峰值带宽为 1.64 TB/s。生产时间与 Nvidia 的 Vera Rubin GPU 和 AMD 的 Instinct MI400 系列 GPU 的发布时间一致，这两款 GPU 均专为 AI 和 HPC 应用而设计。

在目前的开发中，美光的 HBM3E 包括已在 Nvidia 的 Blackwell 处理器中使用的 8-Hi 堆栈。美光首席执行官 Sanjay Mehrotra 表示，公司的 12-Hi HBM3E 堆栈功耗比竞争对手的 8-Hi 版本低 20%，同时提供 50% 以上的内存容量和卓越的性能。

虽然美光通过与多家客户的合作，HBM4E 的开发取得了进展，但它面临着来自三星和 SK 海力士的激烈竞争，据报道，这两家公司都采用了第六代 10nm 级 (1c) 工艺来制造 HBM4。尽管存在竞争，但美光和 SK 海力士在高带宽内存创新方面仍保持领先地位。

Mehrotra 强调 HBM4E 是该公司内存业务的一项变革性创新。与台积电先进逻辑代工厂的合作使美光能够根据特定客户需求提供定制的基础芯片，从而有可能提高其财务业绩。

韩国双雄都使用代工厂

值得一提的是，据报道，三星和SK海力士都将使用代工工艺而非 DRAM 工艺从 HBM4 开始生产逻辑芯片。据报道，三星电子计划采用其 4nm 代工工艺量产逻辑芯片，而 SK 海力士则计划采用台积电的 5nm 和 12nm 工艺。对于内存核心芯片，三星电子决定使用10nm第6代（1c）DRAM，但SK海力士正在10nm第5代（1b）DRAM和1c DRAM之间进行权衡。

负责 HBM 开发的 SK 海力士内部一位关键人士解释道：“最初，我们内部决定在 HBM4 核心芯片中使用 1b DRAM”，并且“在听到三星电子在 HBM4 中使用 1c DRAM 的消息后，(SK 海力士) 也在考虑是否使用 1b DRAM 还是 1c DRAM。”三星电子和 SK 海力士分别使用了 1a DRAM 和 1b DRAM，最高可达 HBM3E。

随着三星电子采用带有 HBM4 核心芯片的 1c DRAM，预计相关投资也将随之而来。看来相关设备将会被安装在平泽P4工厂。 SK Hynix 的 1c DRAM 投资规模将根据其决定使用什么作为 HBM4 核心芯片来确定。不过，业界预测 SK Hynix 将使用 1b DRAM 作为 HBM4 的核心芯片，因为它目前正在进行 1b DRAM 向 M16 的迁移。

两家公司计划将 HBM4 搭载到 NVIDIA 和 AMD 的下一代人工智能（AI）加速器中。 Nvidia和AMD计划在2026年推出搭载HBM4的AI加速器Rubin和MI400。

不过，后来有消息指出，SK Hynix 已修改其 HBM4 生产策略，采用台积电的 3nm 工艺，取代原计划的 5nm 技术。据TrendForce称，这一变化旨在提高性能和效率，计划于 2025 年底进行量产，以满足 Nvidia 的交付时间表。

据TechPowerUp报道，通过采用台积电先进的 3nm 技术，SK 海力士的目标是实现比基于 5nm 的 HBM4 芯片性能提升 20-30%，从而巩固其在高带宽内存市场的领先地位。

三巨头的竞技

虽然数据中心 GPU 正在向 HBM3e 过渡，但 Nvidia GTC 2025 上公布的内存路线图明确指出 HBM4 将是下一个重大举措。因为这一新标准比 HBM3实现了密度和带宽方面的重大改进。

SK Hynix 展示了其首款 48GB HBM4 堆栈，由 16 层 3GB 芯片组成，运行速度为 8Gbps。同样，三星和美光也有类似的 16 高 HBM4 演示，三星声称速度最终将在这一代达到 9.2Gbps。我们应该预计 12 高 36GB 堆栈将成为 2026 年推出的 HBM4 产品的主流。美光表示，与 HBM3e 相比，其 HBM4 解决方案将使性能提高 50% 以上。

然而，内存制造商已将目光从 HBM4 转向 HBM4e 和惊人的容量点。三星的路线图要求每层 DRAM 容量为 32Gb，每层堆栈可实现 48GB 甚至 64GB，数据速率在 9.2-10Gbps 之间。SK Hynix 暗示有 20 层或更多层堆栈，允许在 HBM4e 上使用 3GB 芯片实现高达 64GB 的容量。

这些高密度对于 Nvidia 即将推出的用于 AI 训练的 Rubin GPU 至关重要。该公司透露，Rubin Ultra 将在 2027 年上市时使用 16 个 HBM4e 堆栈，每个 GPU 的内存容量高达 1TB。Nvidia 声称，Rubin Ultra 每个封装有四个芯片，带宽为 4.6PB/s，NVL576 系统中的内存容量将达到 365TB。

虽然这些数字令人印象深刻，但它们的价格却非常昂贵。VideoCardz 指出，消费级显卡似乎不太可能在短期内采用HBM 变体。

HBM4 和 HBM4e 是实现持续 AI 性能扩展的关键桥梁。如果内存制造商能够在未来几年内实现其积极的密度和带宽路线图，它将极大地提高数据密集型 AI 工作负载。Nvidia 和其他公司都对此寄予厚望。

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