国产EDA新突破，英诺达推出RTL功耗优化工具！

英诺达（成都）电子科技有限公司隆重推出芯片设计早期RTL级功耗优化工具——EnFortius® RTL Power Explorer（ERPE），该工具可以高效、全面地在RTL设计阶段进行功耗优化机会的分析和探索，帮助设计师最大程度地减少芯片的功耗。ERPE产品也即将在本月27、28号举行的IIC Shanghai亮相，欢迎您在现场体验试用。

RTL阶段功耗优化：芯片能效提升的关键

在当代大规模集成电路设计中，随着芯片设计的复杂性指数级增加，使得功耗在整个IC设计流程中更加难以驾驭。功耗优化在芯片设计阶段考虑越早收益越高，相较于后期物理设计或制造阶段，RTL层级的高抽象性为设计者提供了全局视角，使其能够在微架构层面系统性地消除冗余功耗，同时避免后期迭代中高昂的修正代价，显著提升了设计中功耗收敛的效率。因此，RTL阶段的功耗优化已成为决定芯片能效与成本的核心环节。

ERPE：基于深度可达性分析的功耗优化利器

ERPE基于英诺达的精准功耗分析技术，采用独创的深度可达性分析（DRA，Deep Reachability Analysis）算法，专注于在RTL阶段探索时钟优化的可能性，并通过内设的逻辑优化引擎完成门控使能信号（Clock Gating Enable）的逻辑优化，向用户提出功耗优化的机会。

ERPE的核心优势在于其能够在设计早期阶段识别功耗优化的关键点，从而避免后期设计迭代中的高昂成本。通过内建核心算法的功耗分析和优化建议，ERPE显著提升了设计效率，助力实现低功耗的芯片设计目标。这一工具的应用，不仅推动了RTL低功耗设计方法在使用EDA工具上的深入探索，也为各种工艺下的芯片功耗优化提供了强有力的支持。

江苏华创微系统有限公司的芯片项目负责人符青表示：“RTL阶段的功耗优化总是面临诸多挑战，不仅耗时费力，而且效果有限。ERPE的引入彻底改变了这一现状，显著提高了功耗优化效率。特别是在时钟优化和门控使能信号逻辑优化方面，ERPE展现出了卓越的性能，可以大幅降低芯片功耗，同时缩短设计周期”。

英诺达的董事长、CEO王琦博士表示：“我们深知，在RTL阶段就进行高效的功耗分析和优化，对于提升芯片能效、降低成本具有至关重要的作用。ERPE是我们在低功耗设计领域迈出的又一重要一步，凝聚了英诺达团队多年的技术积累和创新智慧。我们相信，ERPE将为广大芯片设计师提供一个强有力的工具，帮助他们更加高效、便捷地实现功耗优化目标”。

随着ERPE的发布，英诺达进一步完善了其在低功耗设计领域的产品布局。EnFortius®凝锋®低功耗设计系列目前已推出了4款工具，覆盖芯片架构设计、前端设计、验证、逻辑实现及物理实现等全流程，为客户提供从设计到实现的完整低功耗解决方案。

ERPE技术亮点

在芯片设计中，时钟门控技术已经被广泛地应用以降低整体功耗， 然而传统的综合工具只是根据纯组合逻辑电路结构分析对寄存器插入时钟门控逻辑， 无法通过时序逻辑的分析来识别更深层潜在的时钟门控机会。而ERPE采用了多种技术策略可以在RTL阶段发现时序时钟门控逻辑（sequential clock gating），估算采用该时钟门控逻辑带来的功耗收益，打印出详细的报告供RTL设计师选择最有效的电路优化策略，该报告不仅清晰地展示了不同时钟门控策略的功耗节省潜力，还将指出电路性能、面积和时序等多维度指标，帮助设计师快速决策最优的功耗优化方案。

• 可观测性驱动时钟门控优化（ODCG）技术通过分析寄存器输出在下游电路中不可观察（即不被使用）的条件，并利用这些条件来提取新的时钟门控使能信号或对已有的时钟门控信号进行增强，从而在不影响电路功能的前提下尽可能降低功耗。

• 稳定信号驱动时钟门控（SDCG）技术通过分析寄存器输入端的上游逻辑，找出那些输入长期稳定不变的条件，并据此条件提取新的时钟门控使能信号或对已有的时钟门控信号进行增强，以减少不必要的寄存器时钟翻转，从而降低功耗。

ERPE的DRA算法可以最大程度探索ODCG与SDCG的可能性，然后通过内设的逻辑优化引擎完成这两类门控使能信号的逻辑优化，并自动生成新的时钟门控逻辑代码，大大降低了设计师修改RTL的难度。最后，工具可利用内建RTL功耗分析引擎报告出每个ODCG和SDCG所带来的功耗收益。

（完）

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