铜互连，快到头了

如果您希望可以时常见面，欢迎标星收藏哦~

来源：内容编译自semiengineering，谢谢。

随着领先设备转向下一代纳米片逻辑，它们的互连被挤压到无法提供低电阻路径的程度。1nm（10Å）节点将具有 20nm 间距和更大的金属线，但互连堆栈已经消耗了设备功率的三分之一，并占芯片 RC 延迟的 75%。

改变这种现状需要更优越的导体，尤其是 18nm 金属间距，以便更高效地传输信号和电力。因此，尽管铜基解决方案在晶圆厂中的应用已经达到极限，但业界仍在为从铜到替代金属的临界点做准备。

一种可能的解决方案是在最低、最紧密的层面上用钌 (Ru) 互连取代铜，也许最早在 14 Å 节点。尽管可以继续使用现有的镶嵌工艺，但改用减成方案的可能性更大，因为它可以提供更灵活、可扩展的路径来连接更高的 CFET 设备及更高设备。

与此同时，一些存储设备制造商正在评估自己的互连变化。用于 DRAM 和 3D NAND 的钨互连可能已接近其可扩展性的极限，尽管对替代品的需求似乎并不那么迫切。钨用于形成 DRAM 中的字线、3D NAND 中的触点和插头以及逻辑中的触点。钼 (Mo，又名钼) 可能是钨的继任者。这些选择是经过多年评估薄膜和特征的化学性质以及使用各种工艺和流程进行测试后做出的，包括大马士革的介电蚀刻和金属间隙填充与减成蚀刻和介电间隙填充。

Lam Research公司副总裁兼 ALD/CVD 金属总经理 Kaihan Ashtiani 表示：“选择金属时需要考虑很多因素，其中电阻率是最重要的因素之一。在先进芯片制造所需的原子尺寸方面，钼正成为替代钨的最合适材料，为行业带来重大转折点。”

除了纳米尺寸的低电阻外，钼不需要高电阻率屏障来实现最佳设备性能，而钨通常需要。“由于钼在介电材料中的固有扩散性很小甚至没有，因此它不需要屏障衬垫，”Ashtiani 说。

类似地，钌不需要阻挡金属，因此大多数可用的互连体积可以为器件电流提供连续、低电阻的流动路径。

工程师和研究人员正在为这两种转变做准备，但这两种转变都不会一蹴而就。imec 研究员 Zsolt Tokei 表示：“如今，逻辑领域的一切都是铜，单大马士革或双大马士革，包括代工厂安装的所有工具。因此，如果要改变某些东西，只能是循序渐进的。这就是为什么我们试图考虑逐步实施。”

让钌和钼发挥作用

在铜统治了 30 年之后，钌似乎在可制造性和可靠性方面走得最远。它可以通过多种方式沉积，包括溅射（物理气相沉积，即 PVD）、化学气相沉积 (CVD)、原子层沉积 (ALD) 或化学镀。

台积电、英特尔、IBM Research 和三星等公司正在研究基于钌的互连集成方案。为了降低电容，从而降低 RC 延迟，所有领先的逻辑工厂都评估了在单层上集成气隙（介电常数 k = 1.0）的钌的好处，并获得了显著的好处。

图 1：紧密排列的局部互连具有最佳特性，而全局互连受 RC 延迟的影响较小

不幸的是，将气隙纳入器件的一个重大缺点是机械稳定性降低。因此，它很可能在交替层上使用，并且使用得很少，特别是在第一代中，成熟的低 k 间隙填充电介质很可能最初与钌集成在一起。

由于钌不需要阻挡层，因此可以直接蚀刻。它也不易氧化，并且具有较短的电子平均自由程，以限制散射对短线宽电阻的影响。转向减成蚀刻至少部分是由于诸如在紧密尺寸下线摆动和扭曲等问题所致。沉积-蚀刻方案的其他优点包括线高变化较小（蚀刻比 CMP 控制更好）以及可以制造比 2:1 更高的纵横比的线，这是镶嵌结构的近似极限。纵横比较高的线将与即将推出的 CFET 结构更兼容。

目前仍在进行研究，以全面了解钌在紧密结构中的电气行为。对金属电阻影响最大的一些指标包括晶粒尺寸、电子平均自由程和晶粒边界处的平均反射系数。“第一原理模拟可能在理解电阻增加背后的机制方面发挥关键作用，并有助于寻找替代材料，” Synopsys的 Troels Markussen 表示，他是与 IBM Research 联合发表的一项研究的主要作者。

Imec 的工艺流程称为半镶嵌，是一种双层模块，有可能扩展到多层堆栈。“我们看到铜延伸到大约 20 纳米，并且非常明确地我们建议在 18 纳米间距及以下进行直接金属蚀刻，原因有几个，”imec 的 Tokei 表示。他解释说，使用现有的工艺工具可以干净地沉积和蚀刻钌。此外，对于高级逻辑，受益于金属替换的不仅仅是初始层。“我们的数据显示，堆叠通孔电阻一直到 M5 都非常重要。”

要使半镶嵌工艺发挥作用，有几个工艺集成挑战，Tokei 强调，只有芯片制造商才能证明钌在大批量生产中的可靠性。“我们可以说，对于半镶嵌工艺，是的，该方法需要完全自对准。是的，你的通孔到线路泄漏需要符合规格。是的，你的 DPPM 需要正确，金属需要与气隙兼容。是的，它需要通过电迁移和其他可靠性测试。最重要的是，它需要在你的工厂中实现。”

满足如此长的一长串要求需要时间，但迄今为止的进展仍然表明这是逻辑制造商最终会走的道路。

钼的前景

钼互连技术尚处于起步阶段，但幕后活动十分活跃。“几乎所有主要芯片制造商都处于其 NAND、DRAM 和逻辑应用（钼）认证的不同阶段，”Lam 的 Ashtiani 说道。

除了与现有的镶嵌工艺兼容且无需阻挡层之外，钼的另一个显著优势是成本低。而且工艺工具也在不断进步。例如，钼可以在 400°C 下使用离子束沉积（溅射）进行沉积，从而实现比钨更低的电阻率，并且可以优化晶粒结构，这在很大程度上取决于薄膜基底。

扩展铜和钨

芯片制造商只有在别无选择时才会更换材料。在此之前，他们会继续对现有的互连流程进行细微修改，以从铜和钨基互连中获得更好的 PPA。

图 2：钌和气隙半镶嵌工艺路线图

在双镶嵌工艺中，铜沉积在先前在介电绝缘体中蚀刻的沟槽和谷底中，这种工艺称为双镶嵌工艺，首先填充通孔，然后填充线路。铜很难延伸到微小间距的原因之一是体积庞大的阻挡层、衬层和盖层，这些阻挡层、衬层和盖层阻止铜扩散到相邻区域，并为通过电镀平滑填充间隙做好准备。这些额外的层消耗了非常宝贵的导体体积，而且金属的电阻率高于铜，这增加了总电阻。归根结底，一旦沉积了 TaN 阻挡层、钴衬层和钴盖层，10nm 宽的线路可能只包含大约 4nm 到 5nm 宽的铜。

扩展铜镶嵌互连的一些变化包括使用较低电阻的通孔工艺、通过原子层沉积（而非 PVD）实现更薄的 TaN 扩散阻挡层、钌钴 (Ru-Co) 等替代衬垫以及消除通孔底部的阻挡层。工程师还发现，通过实施自对准或完全对准的通孔（顶部和底部对准），他们可以降低线路和通孔之间的边缘放置误差，从而提高性能并可能防止泄漏和可靠性故障。

沉积工具也很难通过电镀填充微小间隙而不产生缺陷或空洞。一些方法针对衬垫金属，通常是钴，它充当 TaN 屏障和铜之间的粘合层。例如，当互连间距接近 20nm 时，减薄钴衬垫会导致铜润湿性差和可靠性故障。

一种替代方案是用钌和钴 (Ru-Co) 双层代替钴。三星报告称，他们优化了 Ru-Co 衬垫，以改善 3nm 节点的铜间隙填充。三星电子的 Hehsang Ahn 及其同事指出：“人们越来越认识到需要改进衬垫工艺和薄膜特性，因为这些工艺和特性会直接影响铜填充能力。”Ru-Co 双层可以使用一个或两个 CVD 室沉积，并采用间歇性等离子工艺来降低薄膜粗糙度，从而提高电镀效率。三星对这些 TaN/Ru-Co/Cu 互连的可靠性研究表明，与单独使用钴相比，Ru-Co 可以产生更薄的衬垫，具有更好的润湿性，在紧密尺寸下，空洞减少 87%，线路电阻提高 14%。

许多公司已经或正在努力消除通孔底部（落在铜线上）的 TaN 阻挡层，因为它可占通孔电阻的 60%。自组装单层（旋涂或沉积膜）可用于防止通孔底部的阻挡层沉积，同时仍允许阻挡层金属沉积在通孔侧壁上，这被称为选择性沉积。这是阻止向下一代金属过渡的关键策略。

同时，任何转变都必须基于特定的设备要求。“另一个问题是你的电阻有多重要？它可能不会立即变得那么关键，但在某些时候它会成为一个系统问题。即使纵横比为 2，直接金属蚀刻的电阻也比铜好，”imec 的 Tokei 说。“如果它现在可用，那将是一件轻而易举的事，但这是一个颠覆性的变化。事实上，我们的数据显示，即使在 36nm 间距下，钌的性能也略胜一筹。但你不能只采用略微更好的工艺并实施它。”

除了 RC 之外，还有其他因素影响着结构和材料的变化，包括设备加热和可靠性。

开关晶体管的热量扩散

BEOL 互连的一个关键问题是缩放引起的温度升高。堆栈的热阻较低，因此互连区域会升温。这主要是由晶体管开关引起的，晶体管开关会因电迁移和应力迁移而导致可靠性故障。温度升高也会以时间相关电介质击穿 (TDDB) 的形式影响晶体管的可靠性。

另一种现象称为焦耳热，是由高电流通过承载信号和电力的铜引起的。随着行业从二氧化硅（k = 4.0）层间电介质过渡到低 k 膜（3.3 或更低）甚至空气间隙，这种变暖趋势只会加剧，因为这些材料的导热性越来越差。

这些热问题过去主要局限于第一层金属，但工程师们发现，对于尖端处理器和加速器芯片来说，这种假设不再成立。

背面功率分布

互连制造方式的另一项颠覆性变化涉及背面功率传输 (BPD)，它将功率传输移至晶圆背面，这样晶体管上方的互连层仅传输信号。这一变化可以一次性放宽晶圆正面的金属间距，同时可能推迟引入钌用于设备节点。

将电力从信号线中分离出来的原因是，这两种传输方式有不同的需求。电力最终受益于低电阻路径（较粗的电线），但大电流使其容易受到电迁移的影响。对于信号，小横截面积是可行的，因为它们需要低电容，但一些电阻是可以接受的。在先进逻辑中，如果金属层数达到 15 层或更多，功率密度和电压降（IR 降）就会上升，从而严重限制性能。这就是为什么必须从整体角度看待工艺和材料变化的原因之一。

结论

从基于镶嵌的流程到减法沉积-蚀刻流程的转变，再加上从铜到钌的转变，代表了逻辑制造商互连工艺的巨大、颠覆性的变化。新衬垫金属、原子层沉积和蚀刻的每一次进步都使替代金属化方案更接近制造现实。

同样，DRAM 和 3D NAND 中的钼互连工艺也在快速发展，寻求最佳的材料和设备组合，以实现低电阻、可靠的互连。

在半导体行业，只有当现有流程绝对不能满足性能规格时，才会发生材料和结构变化。尽管如此，晶圆厂仍将继续扩展铜和钨流程，使其超出现有能力。由于对铜双镶嵌和钨金属化的工具、材料和配方进行了巨额投资，任何金属替换都可能以循序渐进的方式进行。

https://semiengineering.com/interconnects-approach-tipping-point/

半导体精品公众号推荐

专注半导体领域更多原创内容

关注全球半导体产业动向与趋势

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4042期内容，欢迎关注。

『半导体第一垂直媒体』

实时 专业 原创 深度

公众号ID：icbank

喜欢我们的内容就点“在看”分享给小伙伴哦