江苏
博通配台积电，最好的广告。
2.5D和3D封装技术还没打完架，最近半导体行业又“冒出”了3.5D封装技术。
就在昨天，博通宣布推出行业首个 3.5D F2F 封装技术——3.5D XDSiP 平台，该平台将为用于富士通自研的2nm MONAKA 处理器。
富士通是日本老牌的科技IT公司，半导体也是集团业务的其中一项。虽然日本芯片这些年基本上远离了主流市场，但在超级计算机这种专业领域，富士通一直在发力。
旗下A64FX处理器曾助力日本超级计算机"富岳"（Fugaku）登上全球超算第一的宝座。而随着英伟达和AMD的处理器纷纷到位，富士通也需要用一款新芯片替代A64FX。
按照计划，MONAKA 将采用3D Chiplet的设计方案，其中处理器核心die基于2nm工艺打造，据富士通透露，2nm的核心die区域仅仅占了整个芯片面积的不到30%，从而带来极高的能效表现，只需用到风冷。同时3D众核架构使其可以塞入双插槽144个核心，实现极低的延迟和更高的带宽。
这么一看，设计上的确是为了超算来做考虑 。
不过我们都知道，2nm工艺的制程难度远超以往，从EUV光刻到材料选择，都面临着巨大的挑战。
传统的微缩方法已不再足够支持2nm，即使强如台积电也选择放缓2nm量产的时间点。这时候，2nm与先进封装双线并进就成了推动芯片性能的“折中方案”。
先来说说博通推出的3.5D封装，据《IT之家》报道，3.5D XDSiP 平台可在单一封装中集成超过 6000mm2的硅芯片和多达12个 HBM 内存堆栈，可满足大型 AI 芯片对高性能低功耗的需求。
具体来看，博通的 3.5D XDSiP 在 2.5D 封装之外还实现了上下两层芯片顶部金属层的直接连接，同时具有最小的电气干扰和卓越的机械强度。
而这一“面对面”的连接方式相比传统“面对背”式芯片垂直堆叠拥有 7 倍的信号密度，最大限度减少了 3D 芯片堆栈中各组件间的延迟，相较平面芯片间 PHY 接口功耗大幅降低九成，实现了更小的中介层和封装尺寸，从而在节省成本的同时还改善了大面积封装的翘曲问题。
其实简单点来说，3.5D封装技术就是将3D与2.5D两种封装技术再次结合起来，通过将逻辑芯片堆叠，并将它们分别粘合到其他组件共享的基板上，创造了一种新的架构，能够缩短信号传输的距离，大幅提升处理速度。
当然，选择3.5D封装技术的目的还是通过垂直堆叠芯片元件使每个元件搭配合适的制造工艺，同时缩小中介层和封装尺寸，从而显著提高性能、效率和成本。这非常符合MONAKA处理器核心die区域小的特点。
值得一提的是，博通一直都是台积电的长期客户，基本上由博通设计的芯片最终都会送去台积电流片。这几年台积电与博通的紧密合作，也吸引了许多AI 客户，在博通与台积电这层合作关系下，拿到芯片的成本和时间都会更小，这也让博通的 3.5D XDSiP 平台打一波广告。
至于性能如何，那就是另外一回事了。
据博通介绍，其大多数“消费级 AI 客户”已采用3.5D XDSiP 平台技术，正在开发的 3.5D 产品已达 6 款，将于 2026 年 2 月开始生产出货。
而从官网展示的六个 3.5D XDSiP 案例来看，目前已经有四款产品基本上已经确认面世，其中就包括MONAKA 处理器，这也非常符合台积电2nm工艺量产的时间节点。
本文作者：jh，观点仅代表个人，题图源：网络
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