AMD 第五代 EPYC“都灵”CPU 曝光：采用 Zen 5 + Zen 5C混合架构

IT之家 12 月 17 日消息，@结城安穗-YuuKi_AnS 放出了基于 Zen5 架构的 AMDEPYC 处理器 —— 都灵（Turin）的照片。

从图来看，这一代处理器设计变化不大，相比Genoa 几乎没有太大变化，只是支架的颜色发生了改变预计，将会与SP5 平台保持兼容性。

该系列处理器最多有 16 个 CCD，每个 CCD 带有 8 个物理核心以及独立的 32 MB L3 缓存，最多128 个核心和 256 个线程以及512 MB 的 L3 缓存。与基于 Zen 4 的 Genoa 系列 CPU 相比，该系列处理器增加了 33% 的核心数量以及33% 的 L3 缓存。

此外，该系列处理器 IOD 将采用支持 6000 MT/s 速度的 DDR5 集成内存控制器，以及 PCIe Gen5 (CXL 2.0)、Gen3 Infinity Fabric 和安全处理器支持以及一系列其他控制器和加速器。

都灵属于 AMD 第五代 EPYC 产品线，将用来取代当前第四代 EPYC 家族产品（Genoa、Genoa-X、Bergamo 和 Siena）。考虑到第四代 EPYC 处理器（9004/8004）使用了 Zen 4 + Zen 4C 混合架构，而第五代 EPYC 也将采用类似的 Zen 5（Nirvana） + Zen 5C（Prometheus）设计。

从 @结城安穗-YuuKi_AnS 给出的图片来看，这颗都灵 ES2 芯片生产于 2023 年，看起来非常新。

实际上，@Ditto_55 上个月已经给出了该系列处理器（内部代号为 Breithorn）的 OPN 代码，IT之家汇总如下：

• 100-000001245 -16 CCD + 1 IOD（128 个 Zen 5 核心 256 线程 512 MB 缓存）

• 100-000001341 -12 CCD + 1 IOD（96 个 Zen 5 核心 192 线程 384 MB 缓存）

• 100-000001247 -8 CCD + 1 IOD（64 个 Zen 5 核心 128 线程 256 MB 缓存）

• 100-000001342 -8 CCD + 1 IOD（64 个 Zen 5 核心 128 线程 256 MB 缓存）

• 100-000001249 -2 CCD + 1 IOD（32 个 Zen 5C 核心 64 线程 64 MB 缓存）

相对于 Zen 5 CCD，每个 Zen 5C CCD 可提供最多 16 个核心和 32 MB 的 L3 缓存，再加上6 个计算芯片，总共可实现 192 个物理核心和 256 个逻辑线程，但 L3 缓存仅为 384 MB，并将保留与其他芯片相同的 I / O 模块。

与基于 Zen 4C 核心的 Bergamo 系列 CPU 相比，采用 Zen 5C 核心的 Turin 芯片核心和线程数将增加 50%（192/384 对 128/256），缓存数也将增加 50%（384 MB 对与 256 MB）。

AMD 已确认基于 Zen 5 架构的都灵 CPU 将于 2024 年推出，并将带来更强的单位功耗性能，从而对抗英特尔新一代的 Granite Rapids Xeon 芯片。