英特尔的堆叠式纳米片晶体管可能是摩尔定律的下一步

今天，几乎所有数字设备背后的逻辑电路都依赖于两种晶体管的配对--NMOS和PMOS。将其中一个晶体管打开的相同电压信号也会将另一个晶体管关闭。将它们放在一起意味着只有当位数发生变化时才会有电流流动，从而大大降低了功耗。这两对器件已经相邻而坐了几十年，但如果电路要继续缩小，它们就必须更加紧密。本周，在IEEE国际电子器件会议(IEDM)上，英特尔展示了一种不同的方式：将这些对子堆叠起来，使一个在另一个上面。该方案有效地将一个简单的CMOS电路的占地面积减少了一半，这意味着未来IC上的晶体管密度有可能翻倍。

该方案首先采用了被广泛认同的下一代晶体管结构，根据参与人员的不同，被称为各种纳米片、纳米带、纳米线或栅极全能器件。纳米片的沟道区域不像现在那样由垂直的硅片组成，而是由多块水平的、薄如纳米的片子相互叠加而成。英特尔工程师利用这些器件构建了最简单的CMOS逻辑电路--变频器。它需要两个晶体管、两个电源连接、一个输入互连和一个输出。即使像今天这样，晶体管并排而坐，布置也非常紧凑。但通过堆叠晶体管和调整互连，逆变器的面积减少了一半。

英特尔构建堆叠纳米片的配方被称为自对准工艺，因为它在基本相同的步骤中构建了两个器件。这一点很重要，因为增加第二步--比如说，将它们构建在不同的晶圆上，然后将晶圆粘合在一起--可能会导致错位，从而破坏任何潜在的电路。

在其核心部分，该工艺是对制造纳米片状晶体管所涉及的步骤的修改。它从重复的硅和硅锗层开始。然后将其雕刻成一个高高的窄翅，并将硅锗蚀去，留下一组悬浮的硅纳米片。通常情况下，所有的纳米片都会去形成一个晶体管。但在这里，最上面的两片纳米片与掺磷硅相连，目的是形成一个NMOS器件，最下面的纳米片与掺硼硅锗相连，产生PMOS。

当然，完整的 "集成流程 "比较复杂，但英特尔高级研究员、元器件研究总监Robert Chau表示，英特尔的研究人员努力将其尽量简化。"集成流程不能太复杂，因为那会影响用堆叠CMOS制造芯片的实用性。这是一个非常实用的流程，其结果令人尊敬。""一旦我们掌握了它的窍门，下一步将是追求性能，"他说。这很可能会涉及到改进PMOS器件，现在PMOS在驱动电流的能力上落后于NMOS。Chau说，这个问题的答案很可能是在晶体管通道中引入 "应变"。这个想法是扭曲硅晶体的晶格，使电荷载流子(在这种情况下是孔)更快地飞过。英特尔早在2002年就将应变引入其设备中。在IEDM的单独研究中，英特尔展示了一种在纳米带状晶体管中同时产生压缩应变和拉伸应变的方法。

其他研究组织也在追求堆叠式纳米片设计，不过它们有时被称为互补式FET，或CFET。比利时研究组织Imec率先提出了CFET概念，并在去年6月的IEEE VLSI Symposia上报告了它们的构造。然而，Imec元件并不是完全由纳米片晶体管制成的。取而代之的是，底层由FinFET组成，顶层是单片纳米片。台湾的研究人员报告说，他们生产的CFET结构的PMOS和NMOS各有一块纳米片。相比之下，英特尔的电路在三纳米片的PMOS上有一个两纳米片的NMOS，这更接近于到需要堆叠时器件的样子。