2045年，晶圆厂会是什么样？

从零开始，重新思考晶圆厂
2045年的计算机芯片会是什么样子？

——参观英特尔最先进的晶圆厂，并与其技术管理层深入交流后的所见所闻

芯榜导读

AI算力需求持续爆发，全球先进晶圆制造正面临前所未有的产能挑战。10月22日，科技播客《Dwarkesh Podcast》发布英特尔晶圆厂深度探访及高管访谈，围绕14A先进制程、High-NA EUV光刻、GAA晶体管、CFET、混合键合及未来20年的芯片制造技术展开讨论。

其中，英特尔首席技术官Pushkar Ranade指出，以全球现有半导体制造设备规模来看，先进制程晶圆产量难以扩大10倍，提升至约2倍更具现实可能性。这一判断揭示了AI算力需求与上游制造设备供给之间的巨大矛盾，也引出了一个关键问题：2045年的晶圆制造究竟会是什么样？

芯榜翻译整理说明

为帮助国内半导体从业者深入了解全球先进晶圆制造技术的发展方向，芯榜（icrank）对本次英特尔晶圆厂探访及高管访谈进行了中文翻译与整理，内容涵盖先进制程、晶体管架构、光刻技术、先进封装、产能扩张及英特尔与台积电的竞争等重要议题。

本文依据《Dwarkesh Podcast》公开访谈内容整理，尽量保留原始问答顺序、技术细节及核心观点，部分口语表达作适当中文化处理。文中观点及预测均来自受访嘉宾，不代表芯榜立场；涉及未来技术路线与产能判断，仍存在不确定性。

原访谈：Dwarkesh Patel，2026年10月22日。翻译整理：芯榜 icrank

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芯榜（icrank）梳理出本次访谈的10大核心观点，涵盖AI芯片产能、14A制程、High-NA EUV、晶体管架构、先进封装及未来晶圆制造。

1、全球先进晶圆产能难以扩大10倍。

英特尔CTO Pushkar Ranade指出，以全球现有半导体制造设备规模来看，先进制程晶圆产量难以扩大10倍，约2倍的提升更具现实可能性。EUV光刻机、刻蚀及沉积设备等供应能力，正成为AI算力扩张的重要约束。这并不意味着未来全球产能只能增长2倍，关键取决于上游供应链能否同步扩张。

2、英特尔14A工艺已研发超过3年。

英特尔高管Chris Auth透露，14A工艺研发已持续三年多，一套先进制程涉及约2000道制造步骤。当前重点是设备组合、工艺优化、缺陷控制及良率提升，确保技术能够稳定进入大规模制造。

3、英特尔吸取10纳米延期教训。

英特尔10纳米曾因激进的晶体管密度提升目标和复杂工艺创新遭遇延期。如今，公司通过技术成熟度评估和阶段关卡机制，减少单一制程节点同时引入的重大创新，以提高量产的可预测性。

4、High-NA EUV成为14A重要技术选项。

High-NA EUV光刻机将数值孔径从0.33提高至0.55，单次曝光分辨能力提升约1.7倍。英特尔认为，结合背面供电技术，High-NA有望减少部分复杂图形的多重曝光需求，但是否采用仍需综合评估成本及客户设计需求。

5、背面供电正在改变芯片互连架构。

传统芯片的电源线与信号线主要位于晶体管上方，而背面供电技术将电源网络转移至晶圆背面，释放正面布线空间。这有助于改善供电效率、降低互连拥挤程度，并为先进制程继续缩小尺寸创造条件。

6、2045年，晶体管可能走向真正的三维堆叠。

英特尔正在研究CFET互补场效应晶体管，将N型和P型晶体管上下堆叠，提高单位面积晶体管密度。未来甚至可能形成多层晶体管与互连交替排列的三维结构，但散热、刻蚀、材料填充和制造成本仍是重大挑战。

7、钌有望在部分先进互连中替代铜。

随着金属互连间距缩小至约20纳米，传统铜互连所需的衬里材料会占据越来越大的导电空间。英特尔正在研究钌（Ru）等新材料，以改善极细互连线的有效电阻表现，但铜仍将在较大尺寸互连中发挥重要作用。

8、混合键合将推动先进封装进入亚微米时代。

英特尔已在Foveros量产技术中实现25微米互连间距，并研究10微米以下的混合键合。访谈还提及学术研究中0.45微米间距的可靠性成果。未来，混合键合有望显著提高芯片间连接密度，降低数据传输功耗，推动逻辑芯片与存储器更紧密集成。

9、英特尔认为，追赶台积电不只是制程竞争。

Pushkar Ranade表示，英特尔与台积电的技术竞争不能仅看晶体管密度、性能或功耗的几个百分点差异。晶圆厂规模、良率、客户生态、按时交付能力以及快速扩产能力，同样决定代工企业的竞争力。他认为英特尔在技术上已具备竞争能力，但规模仍需追赶台积电。

10、未来晶圆厂可能需要重新设计。

随着先进晶圆厂建设成本持续攀升，High-NA EUV及配套设备的投资规模已达到数亿美元级别。英特尔CTO认为，行业不能永远沿用过去几十年的制造模式，应重新审视洁净室、设备配置、工艺流程及晶圆厂建设方式，以探索更低成本、更高效率的制造体系。

访谈全文
1｜AI需求冲击

Dwarkesh Patel：

半导体行业从未经历过像当前AI需求激增这样巨大的冲击。

Gary Dickerson：

人工智能正在推动计算需求出现惊人的增长。

Peter Wennink：

需求轻而易举就超过了我们最大产能的40%至50%，这是我以前从未见过的情况。

Dwarkesh Patel：

AI的进步一直由计算能力的指数级增长所推动。为了维持这种进步，英特尔这样的晶圆制造商必须生产更多先进制程计算芯片。一方面要增加芯片数量，另一方面也要提高每颗芯片能够完成的计算任务。

但是，这些芯片的生产受到设备供应商的限制。其中最著名的例子，就是阿斯麦（ASML）的极紫外光刻机（EUV）。

CNBC：

如果没有这些设备，他们就无法在这里制造芯片。

Dwarkesh Patel：

为了准备这次对英特尔管理层的采访，我花了两天时间参观英特尔的晶圆厂。我想了解制造世界上最先进的芯片究竟需要什么，以及硬件技术正在如何塑造人工智能的未来。

2｜如何开发一个新的制程节点

Dwarkesh Patel：

今天和我一起交流的是Chris Auth，他负责目前正在进入制造阶段的各项工艺技术开发。我最想具体了解的是，一项新制程究竟是如何开发出来的。如果英特尔14A工艺将在两年或三年后推出，那么从现在到正式推出之间，究竟会发生什么？

我希望你尽可能详细地解释整个过程，包括良率如何提升、你们关注哪些监测数据、开展哪些实验。我希望尽可能具体地理解未来两年会发生什么。

Chris Auth：

14A工艺目前已经开发了三年多，因此在进入当前阶段之前，我们已经完成了大量前期工作。现在，我们已经非常接近最终确定整个工艺流程的阶段。我们正在确定用于制造的设备组合，同时对每一道工艺步骤进行最后的微调。

在晶圆厂里，大约有2000道工艺步骤需要完成。你必须对其中每一道工序进行非常细致的优化，确保整套工艺能够进入制造阶段，每周处理数千片晶圆，并且每一次都能够稳定、重复地完成。

Dwarkesh Patel：

假设你们现在已经达到某个良率水平，请具体解释良率如何逐月提升。现在14A已经有一条生产线在运行，那么从这个月到下个月，究竟会发生什么变化，让良率进一步提高？你们如何找到缺陷，又如何修复它们？

Chris Auth：

我们会持续不断地识别缺陷，主要有两种方式。第一种是在线量测（Inline Metrology）。我们有专门的设备检查晶圆，识别出哪里存在缺陷。第二种是在生产线末端进行电性测试，或者通过晶圆分选来确定哪些位置出现失效。

发现失效后，我们会对这些问题进行分析，并制作截面样品。你昨天参观了透射电子显微镜（TEM）实验室，也看到了我们如何获取材料和器件的截面图像。

通过观察缺陷截面，我们可能发现某个缺陷位于特定的材料层之间，于是就能判断它很可能来自工艺流程中的某一部分。随后，我们会查看这一阶段的在线量测数据，找到对应的缺陷，并集中力量解决。

我们学到的一条重要经验是，不要在同一个制程节点引入过多创新。因为创新越多，整个工艺就越复杂。

即使最终能够让这些技术正常工作，你仍然必须满足既定的开发时间表，而这个时间表最终由客户的需求决定。能够按计划交付非常关键。因此，你必须判断在满足客户交付时间要求的前提下，究竟能够引入多少创新。

3｜英特尔从10纳米工艺中吸取的教训

Dwarkesh Patel：

英特尔10纳米制程的延期，让公司深刻认识到了这种权衡的代价。该制程原本计划在2016年推出，但直到2018年才开始制造。

Vivek Arya：

过去，英特尔通常被认为是摩尔定律的守护者，大约每两年推进一代制造工艺。但其上一轮产品的推出时间，最终延迟了将近四年。

Yahoo Finance：

英特尔今天遭遇了四个月以来最糟糕的交易日，股价跌幅超过15%。我还想指出，台积电股价在英特尔发布利空消息后上涨了13%。

Dwarkesh Patel：

能否谈谈，你认为英特尔从10纳米工艺中吸取了哪些教训？

Chris Auth：

10纳米是一个很好的例子。当时我们设定了非常激进的目标，正在推进所谓的“超高密度缩放”（Hyperscaling），也就是以远超历史水平的速度提高晶体管密度。

为了实现这个目标，我们提出了各种创新方案，希望在不依赖新设备的情况下完成工艺缩放，因为当时相关设备还没有准备好。这给工艺本身以及工程师带来了巨大的负担。

最终，10纳米仍然是一项非常优秀的技术。它拥有世界一流的良率、性能和成本表现，但我们花费的时间比原先希望的更长。因此，我们尝试把这次经验应用到后续制程节点：必须控制每一代工艺中引入的创新数量，确保能够按计划推进。

Dwarkesh Patel：

你认为当时最应该推迟到下一代工艺再采用的技术是什么？

Chris Auth：

EUV可能是最重要的一项。当我们开始定义10纳米工艺时，得出的结论是EUV技术还没有准备好。

Dwarkesh Patel：

EUV是极紫外光刻技术。它使用波长为13.5纳米的光来形成芯片图案，这一波长大约比此前芯片制造商依赖的光刻技术短14倍。光的波长越短，单次曝光能够形成的图形就越精细。

但是，英特尔当时认为这项技术无法及时成熟。

台积电更早转向EUV技术。2019年，台积电将EUV引入大规模制造，并在2020年的5纳米制程中进一步扩大应用。相比之下，英特尔直到2023年才将首个采用EUV的工艺应用到产品中。因此，台积电在使用这些设备方面积累了大约四年的额外经验。

Dwarkesh Patel：

昨天我们参观了研究实验室，提前了解了二维材料、CFET晶体管和钌互连技术。我很好奇，你们如何判断一项技术是否已经足够成熟，可以用于下一代制程节点？

Chris Auth：

10纳米项目带来的另一个重要改变，是我们开始建立一套技术成熟度指标。

我们把这些指标应用到一个称为“阶段关卡”（Phase Gate）的流程中。例如，当一项技术要从探索研究阶段进入正式开发阶段时，必须满足特定标准。这些标准包括良率、缺陷率和性能等指标，只有达到要求，才能进入下一阶段。

如果某项技术未能达到标准，那么它就无法进入当前节点，而是被推迟到下一代技术中继续考虑。我们会把注意力集中在已经准备就绪、能够真正整合进工艺流程的技术上，因为最重要的事情之一，就是确保按计划交付。

第一部分译至原文03:22章节结束。以上保持原文的问答顺序和自然段结构，没有将英文长段落拆成短句。下一部分从06:28“从平面晶体管到全环绕栅极晶体管”继续。

2045年的计算机芯片会是什么样子？

英特尔最先进晶圆厂深度探访｜访谈全文中文翻译（第二部分）

4｜从平面晶体管到全环绕栅极晶体管（GAA）

Dwarkesh Patel：

保持研发进度之所以困难，部分原因在于新的晶体管设计往往需要几十年才能真正成熟。现代芯片晶体管起源于1960年展示的平面MOS晶体管。此后，晶体管的发展史，本质上就是一个从二维结构不断走向三维结构的过程。接下来Chris将介绍的每一项技术演进，从FinFET到全环绕栅极晶体管，都是这一发展过程中的重要阶段。因此，我们首先需要了解最基本的晶体管是如何工作的，以及它的各个组成部分在过去几十年中发生了怎样的变化。

晶体管本质上就是一个开关。当它开启时，电流可以在两端之间流动，这两端分别称为源极（Source）和漏极（Drain）。在源极和漏极之间的硅材料上方，有一个称为栅极（Gate）的结构。当我们向栅极施加正电压时，开关就会开启，因为正电压会吸引下方硅材料中带负电的电子，使它们向栅极方向移动。不过，栅极与硅之间存在一层很薄的绝缘材料，阻止电子真正进入栅极。因此，电子会聚集在绝缘层下方，形成一条连接源极和漏极的薄导电通道，这就是所谓的沟道（Channel）。当栅极电压被移除后，电子重新分散，沟道消失，晶体管便关闭。

随着晶体管不断缩小，源极和漏极之间的距离越来越近，以至于即使晶体管本应处于关闭状态，电流仍可能通过沟道泄漏。为了解决这个问题，我们需要找到一种更有效的方法来控制沟道，防止电流在晶体管关闭时继续流动。

解决办法是让栅极从更多方向包围沟道，从而增强对沟道的控制能力。在最初的平面晶体管中，栅极只能从上方控制沟道。而在FinFET晶体管中，沟道被设计成一条垂直竖起的细长硅鳍片，栅极覆盖在鳍片上方及两侧，因此可以从三个方向控制沟道。

下一步演进，就是让栅极不仅覆盖沟道的顶部和两侧，还能够包围沟道的底部。这种技术被称为全环绕栅极（Gate-All-Around，GAA）。它将沟道设计成一条条非常薄的纳米带，并让栅极材料完整包围每一条纳米带。

但是，要真正制造出GAA晶体管，需要引入新的材料和制造工艺。为了形成这些悬空的硅纳米带，制造商首先会将硅层与临时占位材料交替堆叠。这些占位材料用于保留未来栅极所在的空间。之所以不能一开始就使用真正的栅极材料，是因为后续制造步骤需要将晶圆加热至约1000摄氏度，而真正的栅极材料无法承受这样的高温处理。完成高温工艺后，制造商会通过刻蚀去除临时占位材料，让硅纳米带悬空。随后，在每条纳米带周围沉积一层很薄的高介电常数材料（High-k），以增强栅极对沟道的电场控制能力，最后再沉积金属栅极材料。

FinFET早在1989年就已经在实验室中得到展示，但直到2011年才由英特尔实现大规模生产。GAA晶体管甚至在1988年就已经得到实验验证，比FinFET还早一年，但三星直到2022年才开始生产采用GAA结构的芯片。也就是说，这两种晶体管结构的概念几乎诞生于同一时期，但它们真正进入量产的时间却相差了十多年。我想问Chris，为什么GAA技术需要这么长时间才能走到今天？

Dwarkesh Patel：

你能否详细介绍一项新晶体管技术从最初的想法走向大规模制造的过程？我想具体了解，当工程师提出“我们要把沟道做得更小，并让栅极包围它”这样的想法之后，接下来涉及的材料科学问题，以及如何避免在制造过程中损坏栅极等问题，究竟是如何一步步解决的？为什么需要这么长时间？

Chris Auth：

GAA就是一个很好的例子。早在20世纪90年代，我们就已经知道这种结构的概念，但同时也清楚，要让它真正进入大规模制造，还存在许多问题需要解决。与此同时，行业还有其他技术可以推进，例如High-k金属栅极、应变硅以及FinFET。因此，真正的问题是：什么时候才是开始解决GAA这些难题的最佳时机？

你不会希望在没有必要的时候，过早去解决某个极其困难的问题。如果其他技术仍然能够继续提升性能，那么就应该优先采用那些技术。因此，我们先后发展了应变硅、High-k金属栅极和FinFET。直到后来，我们发现必须进一步推进晶体管性能，才开始认真思考下一步应该怎么做。GAA可以说是一种非常理想的晶体管结构，也许到了那个时候，我们才真正需要开始解决它面临的问题。比如，如何将High-k金属栅极与GAA结构整合在一起。

这些创新都需要时间。有时候，你需要新的材料；有时候，你需要一种不同的设备，才能完成某项工艺，而这又要求设备供应商进行新的发明。你必须找到设备供应商，告诉他们：“我需要一台能够完成某种特定操作的设备。我需要一种能够沉积特定材料的气体。我需要一个具备某种特定性能的加热晶圆承载台。”

所有这些工作都需要时间。其中有些问题必须通过反复实验解决。比如，你制造出一个GAA晶体管，却发现它没有按照预期工作。于是，你需要重新分析自己的假设哪里出了问题，再尝试另一种结构。

Dwarkesh Patel：

从过去不断缩小平面晶体管、依靠登纳德缩放定律（Dennard Scaling）获得性能提升的时代，到今天的研发环境，半导体研发的性质究竟发生了怎样的变化？这是否已经变成一种完全不同的研发模式？过去的思路似乎就是不断把晶体管做小，而现在你们必须同时考虑影响性能的许多其他因素，尺寸缩小带来的收益也不再那么容易获得。能否谈谈研发过程发生的关键变化？

Chris Auth：

如果回顾20世纪80年代和90年代，确实如此。当时的进步主要由登纳德缩放定律和光刻技术推动。我们只需要不断缩小晶体管尺寸，晶体管就会变得更快、更可靠，而且整个技术进步的节奏非常容易预测。但是到了21世纪初，我们开始意识到，仅仅依靠缩小尺寸已经不够了，我们必须采取不同的方法。

在我看来，这反而开启了一个创新的黄金时代。每一代制程节点都必须思考，如何进一步提高晶体管密度，如何进一步提升性能。这推动了应变硅、High-k金属栅极、FinFET、GAA以及背面供电等技术的发展。如果是在20世纪80年代或90年代，工程师可能会说：“不，我们绝对不会去碰这些东西。”因为当时只需要沿用基本相同的工艺流程，不断缩小尺寸就可以了。

但是，对于像我这样痴迷晶体管技术的人来说，这简直太棒了，因为现在整个技术工具箱都打开了。你可以尝试各种不同的方法，可以引入新的材料。看看20世纪90年代使用的材料种类，再看看今天使用的材料，数量可能已经增加了10倍。现在有大量创新正在发生，例如原子层沉积（ALD），你甚至可以逐个原子地控制材料沉积。因此，我们处理工艺研发的方式已经发生了巨大变化。过去的原则是“尽量不要改变任何东西”，而现在则是“拿起大锤，打破原有结构，想出全新的办法”。

5｜High-NA EUV与工艺设计套件（PDK）

Dwarkesh Patel：

在14A制程中，英特尔正在采用一种新型光刻设备：高数值孔径极紫外光刻机（High-NA EUV）。它使用的仍然是与现有EUV设备相同的极紫外光，但改变了光学系统。NA是Numerical Aperture，即数值孔径，用来衡量光刻机的反射镜能够将多大角度范围内的光聚焦到晶圆表面。能够聚焦的光锥角度越大，光刻机就能够形成越小的图形。标准EUV设备的NA为0.33，而High-NA EUV将这一数值提高到了0.55。因此，在单次曝光中，High-NA能够形成的最小图形尺寸大约缩小至原来的1/1.7。

当芯片图形尺寸小于光刻机单次曝光能够实现的极限时，制造商就必须将同一层图形拆分成多次曝光，每次分别形成不同部分。对于最密集的图形，有时需要两次、三次，甚至四次曝光。

每增加一次曝光，就意味着需要占用一台价值约2亿美元的设备更多时间，同时也会增加产生缺陷的机会。High-NA设备的价格大约是普通EUV设备的两倍，但它能够减少所需的曝光次数。因此，决定High-NA是否值得采用的关键问题是：它究竟能够节省多少制造时间，以及能够降低多少缺陷风险？

Dwarkesh Patel：

英特尔正在为14A使用High-NA EUV设备，但台积电表示，这类设备目前对他们来说还不具备经济合理性。你们如何判断下一代光刻设备是否已经到了值得采用的阶段？

Chris Auth：

High-NA就是一个很好的例子。由于英特尔和台积电采用的工艺架构不同，即使面对同样的设备，我们也会得出不同的结论。

我们采用背面供电技术，这意味着可以降低芯片正面部分互连线对极小间距的要求。因此，我们能够使用High-NA直接完成相关图形的曝光。而台积电由于没有在所讨论的架构中采用背面供电，需要使用更小的互连间距，High-NA无法通过单次曝光完成这些图形，所以仍然需要使用EUV双重图形化工艺。

因此，对台积电而言，High-NA的帮助并不大，但对我们来说，它非常有价值。不过，在14A工艺中，我们仍然把High-NA保留为一个可选方案，并且会与每个客户分别讨论是否采用，因为它既有自己的价值，也会增加一些复杂性。

Dwarkesh Patel：

Chris提到的是背面供电技术。一颗芯片内部存在两类不同的布线。电源线负责向晶体管输送电能，因此通常需要较粗的导线；信号线则负责让晶体管之间交换信息，它们通常更细，但彼此之间必须保持一定距离，避免一条导线的信号干扰另一条导线。过去，所有电源线和信号线都必须挤在晶体管上方的空间中。

英特尔最新的制造工艺将电源线移动到了晶体管下方，也就是晶圆背面。这释放了芯片正面的布线空间，因此信号线不必再排列得那么密集。

正是这种改变，使High-NA对英特尔具有经济价值。如果没有背面供电，芯片布线会非常密集，即使使用High-NA，也需要进行多次曝光。但采用背面供电后，一次High-NA曝光就能够完成相关图形。

如今，外部公司也可以委托英特尔制造自己设计的芯片。这些客户需要遵循英特尔提供的工艺设计套件（Process Design Kit，PDK）。PDK可以理解为一份工艺能力清单和设计规则手册，说明某种制造工艺能够实现哪些结构，以及设计这些结构必须遵守哪些规则。

Dwarkesh Patel：

对于现在已经开始规划14A芯片的客户，你们是否需要立即在PDK中确定High-NA相关的设计规则？

Chris Auth：

目前它已经作为一个选项包含在PDK中。我们会与每一位客户单独讨论，决定他们是否希望采用这条技术路线。

Dwarkesh Patel：

此前有公开报道指出，英特尔18A工艺的PDK曾经出现延期或其他问题，例如部分设计指令无法正常工作，导致外部客户很难使用英特尔代工服务制造自己的芯片。你能否介绍一下，英特尔从一家主要制造自有芯片的公司转型为晶圆代工企业，并建立一套能够让外部客户设计各种芯片的PDK，这个过程究竟是怎样的？

Chris Auth：

成为一家晶圆代工企业，确实存在一个学习过程。我们的竞争对手过去也经历过类似的过程，PDK就是一个很好的例子。

几十年来，英特尔一直是一家垂直整合制造商（IDM）。我们会直接向内部产品团队展示晶体管数据，并且双方可以不断交换信息。在这种模式下，我们并没有建立非常正式的PDK流程。因此，当我们开发18A工艺时，必须引入一套新的流程。18A项目刚开始时，实际上还没有PDK。

我们从客户那里收到了大量反馈，包括他们希望PDK达到怎样的质量和成熟度，以及希望从中获得哪些信息。我们努力把这些反馈整合进开发流程，确保最终提供的PDK能够满足客户需求。

现在，我们已经逐步建立起具备这些能力的PDK。对于14A，我们会从一开始就提供高质量的PDK。

此外，我们还建立了相应的成熟度指标，用来区分PDK 0.5、0.9和1.0等不同版本。我们会持续收集客户反馈，并不断改进PDK的质量。

Dwarkesh Patel：

在英特尔历史上的大部分时间里，其晶圆厂主要用于制造英特尔自己的芯片。这可能也是台积电后来能够建立竞争优势的原因之一。由于服务众多客户，台积电可以通过更多晶圆积累制造经验，获得更多收入用于再投资，同时也承受着更大的按时交付压力。

2045年的计算机芯片会是什么样子？

英特尔最先进晶圆厂深度探访｜访谈全文中文翻译（第三部分）

6｜芯片技术是否可能沿着完全不同的路线发展？

Dwarkesh Patel：

假设20世纪60年代发生了某个微小的变化，产生了类似蝴蝶效应的结果，你能否想象一个完全不同的世界？在那个世界里，人们甚至从未听说过全环绕栅极（GAA）这种技术，也没有形成相关概念，而是在探索一条完全不同的技术发展路线。你认为半导体技术的发展路径究竟有多大的可能性发生根本性变化？比如，我们今天是否有可能根本不使用铜作为互连材料？

Chris Auth：

如果观察晶体管和互连技术的发展，我认为我们最终走向今天的晶体管结构，尤其是GAA这种接近理想形态的晶体管，在某种程度上是不可避免的。正如我之前所说，早在20世纪90年代，我们就已经开始讨论这些技术。

不过，背面供电确实是一项相当出人意料的技术。即使在20世纪90年代，设想把整个硅衬底去除，然后在晶圆背面制造金属互连线，也是一种非常超前的想法。至于铜，铜导线当然是非常优秀的选择，所以我很难想象行业会走向一条完全不使用铜的路线。

Dwarkesh Patel：

但你们现在也正在探索其他材料——

Chris Auth：

对于间距最小的那些互连线来说，铜最终被其他材料替代几乎是不可避免的。这就是未来可能引入新材料的一个例子。但对于尺寸较大的互连线，我认为铜仍然是非常合适的选择。

当我们开始采用GAA晶体管和背面供电技术之后，就进入了一个完全不同的发展阶段。过去，我们的思路是在一块硅衬底上方不断堆叠各种结构。但现在，晶体管实际上可以被嵌入互连结构之中。于是你就会开始思考：既然如此，为什么不能先制造一层晶体管，再制造一层互连，然后继续制造另一层晶体管，再增加一层互连？

目前，我们已经能够把独立制造的芯片通过三维堆叠连接起来。那么，为什么不能直接制造一个完整的三维结构呢？在存储器领域，我们已经看到一些令人惊叹的三维结构。NAND闪存已经实现了三维化，DRAM行业也在讨论类似方向。我认为DRAM最终也不可避免地会走向三维结构。

很多人会说：“不，我们不会这样做，因为未来五年内根本无法实现。”但我认为，我们应该把时间尺度放得更长一些。不要只看五年，而是看看十年、二十年。如果问你，到2045年能不能做到？你可能就会开始觉得：“是的，我确实能够想象，到那个时候我们会拥有一些非常奇特、非常复杂的结构。”

我们往往会受到未来四年内可实现技术的限制。正如我一直所说，当有人问我如何看待技术缩放的发展时，我通常只能比较清楚地看见未来四年。等到四年之后，我们又会发现，似乎还能再向前推进四年。再过四年，我们又会看到新的可能性。但是，如果直接讨论十年后的技术究竟是什么样子，就很难给出准确答案。

Dwarkesh Patel：

Chris提出的向上构建三维结构的设想，可以从晶体管本身开始。芯片中使用两种类型的晶体管，分别是N型和P型。它们的工作原理相似，但涉及的电荷类型和控制方式相反。几乎所有电路都需要将这两种晶体管配合使用。今天，芯片制造商通常将它们并排排列，而下一步则是将两种晶体管直接上下堆叠，从而节省面积。原则上，这种结构能够在相同面积内容纳两倍数量的晶体管。这种设计被称为互补场效应晶体管（Complementary Field-Effect Transistor，CFET）。但是，每增加一层结构，都会增加制造步骤和成本，同时还会造成更多热量积聚，而这些热量目前并没有明确、简单的散热路径。

Dwarkesh Patel：

由于逻辑电路的功耗高于存储器，因此我们不能像制造HBM或3D NAND那样，轻易地将大量逻辑晶体管堆叠起来，因为这会带来严重的散热问题。从长期来看，散热是否就是最根本的限制因素？我们应该如何——

Chris Auth：

散热。实际上，当我们讨论究竟是什么限制计算能力时，主要有三个因素。第一个是晶体管能够以多快的速度完成开关操作，也就是器件的工作频率。第二个是完成一次开关操作需要消耗多少电能，也就是能效。第三个则是如何把开关操作产生的热量散发出去，这就是散热问题。

这些都不是新问题。如果回顾20年前的技术文章，就会发现人们已经在讨论这三个问题。真正的问题在于，我们应该如何解决散热，尤其是在开始制造这些三维器件结构之后。

这需要系统级分析和仿真工具。我认为我们目前仍然处于非常早期的阶段，因为我们才刚刚开始认真研究这些问题。散热确实是一个限制因素，而且未来也仍然会是限制因素。但我认为，这些都是工程上可以逐步解决的问题。

7｜走进英特尔内部的“热点问题”会议

Dwarkesh Patel：

这些问题可以通过工程研发逐步解决，但工程师的时间是有限的，可用于实验的晶圆数量也是有限的。在数千个问题之间决定如何分配这些资源，本身就是推进新制程节点过程中最困难的工作之一。我参加了英特尔的一场“热点问题”（Hot Topics）会议，亲眼观察这些决策是如何做出的。

现在和我一起交流的是Kevin Fischer。今天上午，在那场热点问题会议上，你可以说是非常严格地掌控了整个讨论过程。当时，你们正在讨论如何改进18A和18A-P技术。工程师们不断向你提出他们正在进行的实验，以及改善良率和性能的各种想法，而你和工艺整合工程师则会告诉他们需要提供哪些数据、应该如何推进，以及怎样才能更快取得进展。

我希望观众能够感受到这种会议的工作氛围。有一点让我印象非常深刻：这些问题正在限制英特尔最先进制程节点的发展。你们希望技术进步能够尽可能快地发生，因此你在会议上表现得相当强硬。

Kevin Fischer：

我认为，普通工程师往往并不完全了解这些问题的利害关系，也不一定理解解决问题的紧迫性。他们不知道自己的工作会对英特尔的利润产生多大影响，也不知道会如何影响客户，因为他们通常接触不到这些信息。

他们一般会有一套自己希望满足的技术标准，但在推进过程中可能遇到各种限制。比如，他们提出某个需求，却被别人拒绝了，于是就认为：“好吧，我已经尽力了，既然别人说不行，那我也没有办法。”

在这个行业工作，你会学到一件事情：你永远不可能拥有一套完全完整的数据。如果你一定要等到所有数据都收集齐全才做决定，那就已经等得太久了，时机可能早就错过了。

因此，我在这些会议上做的很多事情，实际上是在判断某项决策应该承担多大的风险，或者是否应该避免这种风险。你必须做出选择：“我们现在要不要继续推进？是否应该开始承担可能影响生产的风险？”因为这些决策可能影响公司的利润，也可能影响收入。

我有点担心，你会把我塑造成一个非常凶狠的人，因为我总是在会议上对大家施加压力。

Dwarkesh Patel：

我觉得拥有这样的名声其实挺不错的。

Kevin Fischer：

真正重要的是让所有人理解事情的紧迫性。每一天都非常重要。

Dwarkesh Patel：

你能否举一个具体的例子，说明会议上通常会讨论什么问题？

Kevin Fischer：

今天上午你看到的一个例子，就是外延结节（Epi Nodules）。

Dwarkesh Patel：

Epi是Epitaxy的缩写，中文叫作外延生长。它指的是在已有材料表面生长一层新材料的工艺。芯片制造商会让特定气体流过经过加热的晶圆，使气体中的原子沉积在晶圆表面。下方材料的晶体结构相当于一个模板，新沉积的原子会按照下方晶体的排列方式逐渐排列，最终形成连续的晶体结构。

外延生长被应用于芯片制造的多个阶段。在Kevin所描述的这道工序中，工程师利用外延生长，在晶体管栅极两侧形成源极和漏极的小型晶体结构。

Kevin Fischer：

在外延沉积过程中，有时会出现异常生长，形成一个类似肿瘤的小结节。这种结构的生长速度非常快，会带来严重问题，因为一个外延结构可能与不应该连接的另一个外延结构发生短路，最终导致晶体管无法正常工作。

接下来，你就必须逐步缩小问题范围，找到解决办法。

Kevin Fischer：

今天上午你看到的一个讨论内容，是我们正在研究一种特殊清洗工艺，希望能够消除这些结节。也就是说，即使结节已经在沉积过程中形成，我们仍然尝试通过后续清洗将其去除。

会议上还讨论了另一个方向，就是寻找这些结节产生的根本原因，并从源头上消除它们。

Dwarkesh Patel：

当你们发现一个问题之后，究竟如何判断问题的根源是什么？

Kevin Fischer：

在大多数情况下，我们会采用高度并行的工作方式。至于如何判断，实际上并不总是能够立即看出哪种解决方案最简单、最有效。因此，我们通常会同时推进所有可能的解决方法。有时候，最先取得成功的方案并不是你原本预期的那一个。

一旦我们确认某个问题已经成为一项技术的主要障碍，热点问题会议就会介入。我们通过会议协调不同工程团队的资源，让相关工作能够加速推进。

Dwarkesh Patel：

你之前提到，晶圆厂内部有一种快速通道机制。如果某批晶圆正在执行某项关键实验，而且实验进度已经成为瓶颈，那么这批晶圆就可以获得更快的处理速度。

Kevin Fischer：

在晶圆厂内部，我们建立了一套分级系统，称为Hot Box。不同等级的Hot Box对应不同的优先级，等级越高，晶圆通过生产线的速度就越快。实际上，这就是晶圆厂如何决定某个批次的晶圆应该获得怎样的生产优先级。

最高等级被称为HotBox 1。进入这个等级的晶圆批次会以极快的速度通过工厂，在每一台设备上都享有最高优先权。但是，这会降低整个晶圆厂的运行效率。如果你去问负责工厂运营的人，他们通常并不喜欢使用这种机制，因为为了让某一批晶圆以最快速度通过，其他设备和生产任务就无法按照最有效率的方式运行。

你可以把它想象成一条高速公路。原本所有车辆都可以使用全部车道，但现在你专门划出一条车道，只允许特定车辆通行。HotBox 1就是这样的机制。所有其他晶圆批次都必须让出这条通道，只有那项关键实验的晶圆能够以最快速度通过整条生产线。

8｜钌互连：未来是否会取代铜？

Dwarkesh Patel：

Kevin的工作，是决定哪些技术和工艺改进应该立即进入生产线。而在前一天，我与Jack Kavalieros一起参观了英特尔的研究实验室，了解那些尚未准备好进入下一代制程节点的新技术。

我们首先讨论的是芯片内部的布线。晶体管只有与其他晶体管连接起来，才能真正发挥作用。在现代芯片中，晶体管上方通常堆叠着十多层金属导线，这些结构被称为互连（Interconnect）。目前，这些导线主要由铜制成。但是，随着导线尺寸不断缩小，铜开始面临越来越多的问题。因此，英特尔正在探索一种可能的替代材料：钌（Ruthenium，Ru）。

Dwarkesh Patel：

钌本身的电阻率比铜更高，那么为什么你们还要研究使用钌作为未来的互连材料？

Jack Kavalieros：

有趣的是，当铜导线的尺寸不断缩小时，会遇到一些特殊挑战。例如，在制造铜互连线时，通常需要先沉积一层衬里材料（Liner），然后才能将铜填充到互连结构中。

钌在这方面有很大不同，因为它是一种可以直接进行刻蚀加工的材料。因此，通过刻蚀钌来形成互连结构，我们就不再需要那层衬里材料。

当互连线缩小到非常精细的尺寸时，如果能够用不需要衬里材料的钌，替代需要额外电阻性衬里材料的铜，钌就开始具有优势。

在某个尺寸临界点上，钌互连结构的有效导电性能会优于铜。这个临界点大约出现在20纳米互连间距附近。你可以这样理解：如果互连间距为20纳米，那么其中大约一半是金属导线，另一半则是用于隔离相邻导线的介电材料。

Dwarkesh Patel：

那么，衬里材料究竟是什么？

Jack Kavalieros：

你可以把它理解成一种类似胶水的材料，或者说是一层过渡材料。我们需要通过这层材料，让铜能够沉积并附着在相应结构中，同时与下方的铜互连线建立连接。芯片内部实际上存在大量相互连接的铜导线，它们共同构成完整的互连网络。

但是，每次沉积铜时，通常都需要在下方先形成一层衬里材料。过去，这层衬里可能占据整个导电通道相当大的一部分空间。不过，随着技术发展，我们已经能够不断缩小衬里材料的厚度，因此铜又重新成为一个非常有竞争力的选择。

Dwarkesh Patel：

我还有一个问题。你们如何判断一项技术是否已经足够成熟，可以进入大规模制造？

之前我们谈到10纳米工艺时，你提到英特尔曾经从铜转向钴，而这一选择可能带来了一些问题。那么，你们究竟如何判断某项新技术能够在大规模制造中稳定工作？

Jack Kavalieros：

将这些材料整合进晶体管这样极其复杂的制造系统，需要考虑许多不同的因素。材料本身能否继续缩小尺寸，只是其中一个方面。另一个重要问题，是它能否与整个制造流程顺利整合。

当时，我们决定采用钴，是因为它在那个阶段属于最有前景的候选材料。从当时的实验结果来看，钴的表现更好。

但是，随着我们与外部产业生态持续合作，包括提供材料和制造设备的供应商，我们可能会在后续开发过程中找到新的解决方案，使铜重新成为更有优势的选择。事实上，这正是后来发生的事情。

对于我们研究的每一项技术，都会同时评估多个候选方案。随着正式交付制造工艺的时间越来越近，我们必须做出最终选择。当时最有优势的是钴，现在又重新变成了铜，而未来也许会是钌。

9｜堆叠晶体管：为什么一项技术需要十年才能进入量产？

Dwarkesh Patel：

我很想听听你对CFET的看法，也就是将晶体管上下堆叠的技术。目前这项技术取得了怎样的进展？我们能否不断增加堆叠层数？它只能实现两层堆叠，还是可以做到三层、四层？最终能够堆叠多高？

Jack Kavalieros：

我们目前正在评估CFET技术。不仅英特尔在做，我们的竞争对手也在做，外部研究实验室同样正在开展相关研究。这可以说是晶体管堆叠能力的一种终极体现。过去，我们必须不断压缩晶体管的尺寸，让它们排列得越来越密集，而现在通过上下堆叠，我们在某种程度上可以放宽对横向尺寸缩小的要求。

但是，把晶体管堆叠起来，并不意味着它们不需要互相连接。过去位于晶体管顶部甚至底部的连接结构，现在必须在上下晶体管之间建立垂直互连。这带来了新的挑战，因为我们需要刻蚀更深、更窄的沟槽，并将材料填充进去，而这些结构的深宽比会越来越大。因此，事情并不是简单地把晶体管叠在一起就结束了，我们还必须考虑如何让它们实现互连。

Dwarkesh Patel：

这里的主要问题，是不是刻蚀那些深孔时遇到的困难？

Jack Kavalieros：

刻蚀结构的深宽比确实是一个重要问题。我们正在与设备供应商合作，不断改进相关技术。但除此之外，还有一个问题，就是如何将材料填充到这些非常狭窄的空间中。因为在填充过程中，有时会留下气隙或空洞，导致某些区域始终无法被完全填满，而这显然不是我们希望看到的结果。

Dwarkesh Patel：

我猜测，在你们的实验室里，应该已经有某种可以正常工作的CFET结构。那么，目前实验室里究竟已经实现了什么样的晶圆或制造工艺？接下来还需要完成哪些步骤？再往后又需要做什么，才能最终把这项技术整合进完整的大规模制造流程？

Jack Kavalieros：

在推进这些新技术时，尤其是像CFET这样复杂的架构创新，我们需要采用一种能够缩短实验周期的方法。因为这不仅仅是研究一种新的化学材料，而是开发一整套全新的器件架构。正常的晶圆制造流程需要经历数千道工序，完成一次完整流程可能需要一个月甚至更长时间。因此，我们的目标是把整个流程拆分成若干基本单元，分别验证它们。

我们会使用所谓的短流程测试载体（Short-loop Test Vehicles），通过更短的实验周期获得电学参数、化学参数等数据，逐步解决研发过程中的技术障碍。等到这些问题得到解决，再把不同的工艺模块组合起来，形成更加复杂的测试结构。

在最初阶段，你可能只会制造一些非常简单的器件，例如二极管或电容。这些都是构成晶体管相关结构的基础单元。随着这些单元逐步成熟、性能不断改善，我们再将它们组合起来，进入下一阶段，例如制造完整的晶体管。

以CFET为例，我们可能不会一开始就选择在四条纳米带上方再堆叠四条纳米带，因为结构越高，刻蚀和填充所面临的深宽比挑战就越大。因此，我们可能先制造一种简化版CFET，其中NMOS和PMOS各自只使用一条纳米带。这样能够降低研发难度，同时仍然帮助我们评估晶体管堆叠及其互连方式。

Dwarkesh Patel：

但是，这些实验结构的特征尺寸，是否已经和未来真正量产时一样小？还是说，目前实验室中的尺寸仍然比较大？

Jack Kavalieros：

当然可以做到。在某些情况下，我们实验室中的特征尺寸至少已经和未来量产所需要的一样小。

例如，你可能听说过二维材料，也就是所谓的过渡金属二硫属化合物（Transition Metal Dichalcogenides，TMD）。这些材料非常薄，基本上只有单层原子的厚度。

我们可以在实验室中沉积这些材料，并评估薄膜的导电性能、形成电接触的能力，以及我们能否调节其导电性，而这正是晶体管需要实现的功能。

因此，我们不仅能够沉积厚度达到原子尺度的超薄薄膜，也能够制造非常小的图形结构。我们拥有EUV光刻和电子束曝光技术，可以形成与未来量产工艺相近的微小特征尺寸。

Dwarkesh Patel：

我可能还是缺少一些直观理解。如果你们现在已经能够在实验室中制造出具有如此微小特征尺寸、而且可以正常工作的CFET，那么为什么还需要十年时间，它才能真正进入我的手机？

我理解这中间存在一个技术开发过程，但为什么这个过程会如此漫长？

Jack Kavalieros：

如果研究对象是一种全新的器件架构，例如CFET，那么答案与研究一种新材料时会略有不同。

对于新材料，我们首先需要解决如何沉积、刻蚀和去除它，以及它能否与上下相邻的其他材料兼容等问题。在真正将其引入生产线之前，这些问题都必须得到研究和验证。

而对于一种新架构，它看起来可能只是现有技术的简单演进。比如有人可能会说：“你们现在已经能够把纳米带晶体管并排制造出来了，那为什么不能直接把它们上下堆叠？”

但实际上，堆叠会增加刻蚀、沉积和清洗等工艺所面对的深宽比要求，而现有技术可能还没有准备好解决这些问题。

Dwarkesh Patel：

但如果你们已经在实验室中制造出来了，就说明至少有一个版本的技术已经可以工作，对吗？

Jack Kavalieros：

没错。我们已经制造出一种简化版本，但它的性能未必优于目前并排排列的纳米带晶体管。

因此，我们还需要继续发展这项技术，例如把每种晶体管的纳米带数量增加到两条，或者引入合适的金属和介电材料，从而真正发挥这种器件结构的最大性能潜力。

Dwarkesh Patel：

明白了。所以这实际上是一个非常漫长的后续优化过程——

Jack Kavalieros：

确实如此。有上千道不同的工艺步骤必须以一种非常精确的方式协同工作，才能让新技术的性能达到、甚至超过上一代技术。

Dwarkesh Patel：

那么，这些新技术通常会在哪些环节失败？

假设你们同时研究20种不同的技术方案，例如二维材料。你们会根据什么情况判断，其中某项技术实际上不值得继续投入？

Jack Kavalieros：

有时候，我们会发现某种材料存在一些根本性的特性，使它无法与现有制造流程兼容。

最初的实验可能只是非常简单的材料沉积。你可能会说：“我已经成功沉积了这层薄膜，可以观察它，也可以测量它。”

但当你尝试在这层材料上形成电接触时，却发现其他材料根本无法附着在它上面。

问题可能简单到只是材料之间的附着力不足。由于下一道工序无法让新材料与它结合，我们就可能因此排除这种候选材料。

还有一些更加复杂的问题，可能来自后续制造步骤中的气体相互作用。

例如，我已经沉积了一层薄膜，并在上面覆盖了其他材料，但这些覆盖层并不是完全气密的。因此，在第三道、第四道或者第五道工序中，某些气体仍然可能与下面的材料发生反应，改变它的性质。

这会导致材料变得不稳定。于是，我们必须寻找更好的气密封装或隔离方法。如果始终无法控制这些问题，那么这条技术路线对我们来说就走不通了。

10｜混合键合：解决芯片之间的数据传输瓶颈

Dwarkesh Patel：

堆叠晶体管目前仍然主要停留在研究实验室，但将完整芯片进行堆叠，已经进入实际生产阶段。

这项技术试图解决的是另一个问题：不同芯片之间如何实现高速通信。

现代计算机通常由多个不同的部分组成，每个部分针对特定任务进行优化。例如，英伟达Blackwell数据中心GPU将两颗大型处理器芯片连接在一起，并在周围配置八组高带宽存储器（HBM）堆叠。

这些芯片之间需要不断传输数据。而在AI计算中，真正限制工作负载完成速度的，往往不是芯片本身的计算能力，而是数据在不同芯片之间传输的速度。

想象有两颗并排排列的芯片，它们通过相互面对的边缘进行通信。如果把每颗芯片的长度和宽度都扩大一倍，那么芯片面积就会增加到原来的四倍，但可用于连接的边缘长度只会增加到原来的两倍。

这就是所谓的面积与周长问题。

随着晶体管密度不断提高，芯片内部的计算能力增长速度，会快于它向外传输数据的能力。半导体行业多年前就已经意识到这一问题，因此开发了多种技术来解决它。

视频旁白：

完成电路制造之后，还需要进行最后两项操作：键合与封装。

Dwarkesh Patel：

一颗芯片制造完成后，仍然需要与其他芯片以及计算机的其他部分连接起来。这个过程被称为封装（Packaging）。

在过去几十年里，封装技术已经发生了很大变化。

从宏观上看，我们可以这样理解封装技术的演进：最初，芯片只是并排放置，连接线从一颗芯片的侧面引出，再连接到另一颗芯片。

为了提高芯片之间的通信密度，行业引入了一块共享的硅结构，称为中介层（Interposer）。多颗芯片可以放置在同一块中介层上，并通过中介层内部的金属布线互相通信。这类封装通常被称为2.5D封装。

提高互连密度的另一种方法，是将两颗芯片直接键合在一起。这样可以缩短芯片之间的连接距离。

不过，早期的芯片堆叠技术使用焊料凸点进行连接，而这些凸点体积较大，还会增加电阻。

如果能够省去焊料，直接将两颗芯片的信号金属互连线融合在一起，效果就会更好。

这就是混合键合（Hybrid Bonding），也是目前半导体行业重点投资的技术之一。

混合键合的基本原理，是将一颗芯片上的铜互连结构与另一颗芯片上的铜互连结构精确对准。随后，将两颗芯片压合在一起并加热，使铜互连结构膨胀并跨越两颗芯片之间的微小间隙，最终形成连接。

与此同时，铜互连周围的绝缘材料表面也会完成键合。

通过取消传统焊料凸点，我们能够获得密度高得多的芯片间连接。

但这项技术直到现在才逐步进入大规模制造，是因为工程师花费了很长时间，才逐步解决它带来的对准精度和缺陷控制问题。

在先进封装实验室，我采访了英特尔先进封装技术开发团队负责人之一Tyler Osborn，了解他们如何在实际制造中应用这项技术。

00:43:53｜混合键合（续）

Dwarkesh Patel：

混合键合有两种不同的方式：芯片对芯片（Die-to-Die）和芯片对晶圆（Die-to-Wafer）。

你能否介绍一下它们各自的优势，以及在实际制造中，哪种方式更有效？

Tyler Osborn：

当然可以。

在英特尔内部，你所说的芯片对芯片，在这里更接近我们所称的晶圆对晶圆（Wafer-to-Wafer）方式。

我们实际上会拿一整片晶圆，与另一整片晶圆进行键合。

这种方法目前在CMOS图像传感器行业非常流行，事实上已经成为该领域的主流技术。行业也在研究将它应用于存储器堆叠等其他领域，已经有很多公司发表过各种相关方案。

不过，这种方法面临的一个挑战，是两片晶圆上的芯片必须能够精确匹配。

它们需要具有对应的结构和方向，使上方与下方的芯片能够一一对准。

如果上下两颗芯片的尺寸不一致，或者不是相互匹配的器件设计，就会带来问题。

对于晶圆对晶圆键合来说，另一个困难是确保两片晶圆上的良品分布能够很好地匹配。

假设一片晶圆上的良品和不良品位置，与另一片晶圆上的良品和不良品位置完全一致，那么在良品之间的键合操作中，理论上可以实现100%的有效配对。

但这种情况发生的概率非常低。

实际制造中，两片晶圆的良品与不良品分布通常具有一定随机性，因此不可避免地会出现良品与不良品键合的情况，造成良品损失。

相比之下，采用芯片对晶圆（Die-to-Wafer）键合时，我就可以主动控制整个过程。

我们可以先将晶圆切割成独立芯片，在芯片层面完成测试，挑选出已知良品芯片（Known Good Die），然后只把这些良品芯片键合到基底晶圆上经过确认的良品位置。

Dwarkesh Patel：

那么，你认为未来混合键合主要会采用芯片对晶圆的方式吗？

Tyler Osborn：

我认为两种方式都会继续使用。

我们确实具备实施这两种技术的能力。

最终采用哪种方式，主要取决于客户需求和芯片架构。

不过，对于逻辑芯片与逻辑芯片之间的连接，芯片对晶圆键合确实非常有意义。

Dwarkesh Patel：

你之前提到，从传统先进封装发展到混合键合，互连间距正在不断缩小。

那么，这种间距未来还能缩小到什么程度？

Tyler Osborn：

这是一个非常好的问题。

从历史上看，大约15年前，一级互连的间距通常在130至150微米之间。

今天，在Foveros大规模制造工艺中，我们已经实现了25微米的互连间距。

而在这里，我们正在研究小于10微米的互连间距。

但实际上，学术界已经发表了更先进的研究成果。

例如，每年5月举办的IEEE电子元件与技术会议（ECTC），是先进封装领域最重要的会议之一。

今年的ECTC上，就有一篇论文展示了互连间距达到0.45微米的混合键合器件的可靠性数据。

你可以想象，与我们目前大规模制造所采用的技术相比，这意味着互连密度又能够提高一个数量级以上。

这种进一步缩小互连间距的可行性已经得到证明。

因此，我认为混合键合未来仍然具有非常广阔的发展空间。

Dwarkesh Patel：

在同一片晶圆内部，互连线之间的间距通常有多小？

Tyler Osborn：

在晶圆厂的后段制造工艺中，你可以想象，靠近封装层的下面几层互连结构，其尺寸通常在1微米到0.5微米左右。

因此，如果我们能够把封装互连间距缩小到0.5微米甚至更低，那么就几乎可以把它理解为：我们能够去掉两颗芯片顶部的一部分互连层，直接将一颗芯片硅结构内部较低位置的金属层，与另一颗芯片内部较低位置的金属层连接起来。

这正是混合键合最令人兴奋的地方。

你甚至可以设想，在未来减少上下两颗芯片各自所需的互连层数量，然后直接把它们键合起来，从而降低两个晶体管层之间的总电压降（IR Drop）。

当混合键合的互连间距进入这样的尺寸范围之后，它可能带来的变化确实令人兴奋。

Dwarkesh Patel：

我还有一个很感兴趣的问题。

对于AI应用来说，混合键合的价值非常容易理解，因为它能够提高处理器与存储器之间的带宽。

但是，你之前也提到了散热等问题。

那么，对于非AI应用，混合键合究竟有什么优势？

Tyler Osborn：

这是一个非常好的问题。

目前确实有一些公司正在研究将混合键合应用于非AI领域，甚至包括个人消费设备。

我认为它在这些应用中有两个主要优势。

首先，当然还是互连密度的提升，尤其是CPU与GPU等不同计算单元之间的连接。

但另一个重要优势是功耗。

正如我们之前讨论的，随着互连尺寸不断缩小，接口传输每比特数据所需的能量，也就是以皮焦耳每比特（pJ/bit）衡量的能耗，可以进一步降低。

因此，在这些应用中，混合键合还能够帮助降低整个系统的功耗预算。

在保持相同电气性能的情况下，这意味着更低的功耗、更少的发热，以及由此带来的各种优势。

11｜产能极限：全球设备不足以让先进芯片产量扩大10倍

Dwarkesh Patel：

到目前为止，我们讨论的都是如何制造性能更好的芯片。

但还有另一个同样重要的问题：如果AI实验室愿意为更多芯片支付巨额资金，整个半导体行业究竟能够制造出多少芯片？

Dwarkesh Patel：

现在，我有机会与英特尔首席技术官Pushkar Ranade交流。

我非常希望了解，整个半导体行业都依赖相同的上游设备供应商，这种情况究竟如何限制英特尔扩大生产规模的能力。

以EUV光刻机为例，ASML每年生产的设备数量不足100台。

按照目前的规划，即使到了本世纪末，ASML也没有计划把年产量提高到明显超过100台的水平。

而这些设备需要分配给英特尔、台积电，以及SK海力士等正在扩大产能的存储器制造商。

这种情况究竟会在多大程度上限制你们满足市场需求的能力？

Pushkar Ranade：

这确实是一个限制因素。

我们必须尽可能充分利用已经安装的设备产能，并努力提高现有设备群的产出。

但EUV光刻机或者ASML并不是唯一的瓶颈。

它确实比其他一些设备造成的瓶颈更加严重，但总体而言，我们看到几乎所有半导体制造设备都面临非常严重的供应短缺。

即使其他类型的设备存在多家供应商，一旦我们确定了一套制造工艺流程，例如已经成熟的18A工艺，我们就必须使用特定设备。

我们不能简单地换用另一家供应商的设备来完成相同的工艺步骤。

因此，我们实际上会被锁定在某种特定设备和某家特定供应商上，并依赖它们提供支持。

Dwarkesh Patel：

那么，这对14A工艺的规划有什么启示？

到了2028年，整个行业可能会进入一个需求极其旺盛的阶段。

你们应该如何设计工艺流程，才能在未来扩大产能时保留足够的灵活性？

Pushkar Ranade：

正确的做法是，在从一代工艺节点过渡到下一代工艺节点时，尽可能保持设备的通用性和可复用性。

我们一直在这样做，整个行业通常也是如此。

例如，从18A升级到14A时，你可以假设大约80%的设备仍然能够重复使用。

当然，由于14A具有更高的器件密度，因此仍然需要引入一些新的制造能力，也就需要一些专用的新设备。

Dwarkesh Patel：

你是否能够估计，英特尔每个月究竟最多可以生产多少片晶圆？

假设你们决定在资本开支上投入无限资金，最终限制月产量的瓶颈是什么？

Pushkar Ranade：

在现有条件下，如果我们希望从一定规模的设备配置中尽可能提高产量，那么能够实现的提升主要还是渐进式的。

因为目前的制造工艺已经具有相当高的良率。

如果你的良率已经很高，那么想要再提高1个百分点就会变得极其困难，因为整个工艺流程实际上已经经过了非常精细的优化。

Dwarkesh Patel：

那么，全球现有的半导体制造设备，是否足以让最先进制程的晶圆产量扩大10倍？

Pushkar Ranade：

扩大10倍不行，但扩大到大约2倍，可能可以。

Dwarkesh Patel：

这非常有意思。

因为过去十年，AI行业的计算能力几乎每年都在增长3倍。

而你的意思是，这种增长趋势不可能一直持续下去。

Pushkar Ranade：

除非整个供应链都能够扩大生产。

从设备供应商开始，到设备供应商的供应商，再到更上游的各级供应商，所有企业都必须增加产出。

否则，你就无法真正提高最终的芯片产量。

Dwarkesh Patel：

为了让观众理解AI需求究竟有多大，以及你们制造的芯片能够在下游创造多高的经济价值，我们可以做一个简单的计算。

从一些估算结果来看，英特尔只需要投入几十亿美元的资本开支，就可能制造出足够数量的逻辑芯片，使AI模型公司有能力创造大约1000亿美元的收入。

当然，整个产业链中还存在许多其他参与者，包括存储器供应商以及其他环节。

但令人惊讶的是，晶圆制造端几十亿美元的资本投入，可以在多年折旧期内持续发挥作用，而这些芯片支持的AI业务却可能每年创造1000亿美元的收入。

这似乎意味着，最终这种巨大的经济价值应该会向产业链上游传导。

到了某个阶段，AI实验室可能会直接对晶圆厂说：“我们愿意买下你们生产的所有芯片。你们能生产多少就生产多少，我们可以保证未来的收入来源。”

Pushkar Ranade：

实际上，我们已经看到一些早期迹象，表明类似情况可能正在发生。

因为市场释放出来的需求信号实在太强烈了。

不过，我认为你真正想讨论的是，整个技术产业链创造的价值正在越来越多地集中于上层。

从本质上说，过去三四十年，或者更长时间里，半导体行业经历了从高度垂直整合向高度水平分工的转变。

我们有独立的晶圆代工企业、设备制造商，以及设备制造商背后的各级供应商。

但是今天，几乎每一家超大规模云计算公司都在设计自己的芯片，而且这些公司的业务规模已经非常庞大。

例如，某些AI模型公司的芯片需求，可能轻而易举就能够消耗一整座晶圆厂的产能，甚至多座晶圆厂的产能。

而且，它们确实拥有足够的资本来支持这样的投资。

因此，从某种意义上说，我们正在从一个高度水平分工的产业世界，重新走向一种“准垂直整合”的模式。

它并不是传统意义上由一家企业拥有全部环节的完整垂直整合，而更像是一种通过商业合作和资本关系形成的虚拟垂直整合。

12｜英特尔能否追上台积电？

Dwarkesh Patel：

这个行业的规模经济究竟是怎样发挥作用的？

如果比较台积电和英特尔目前在先进制程领域的晶圆出货量，台积电可能已经达到英特尔的三倍以上。

当一家企业达到这样的规模之后，究竟能够获得哪些优势？

还是说，当生产规模扩大到一定程度后，规模经济带来的收益就会逐渐减弱？

Pushkar Ranade：

这是一个非常重要的问题。

整个晶圆代工行业几乎完全建立在规模经济之上。

如果观察所有先进制造行业，我认为半导体晶圆代工可能是规模经济特征最典型的行业之一。

原因在于，它的固定成本实在太高了。

一旦建成一座晶圆厂，大约80%的成本结构就已经固定下来。

这意味着，产能利用率每提高一个百分点，都会带来远高于相应增量成本的收入贡献。

因此，规模极其重要。

我们会努力争取晶圆厂产能利用率每提高一个百分点，也会努力争取晶圆产出每增加一个百分点。

例如，假设我现在正在生产某种晶圆，而芯片良率为60%。

如果我通过工艺改进，将芯片良率提高到65%甚至70%，那么获得的经济收益并不只是一个简单的线性变化。

因为在相同的设备和厂房条件下，我能够生产出更多可销售的良品芯片。

因此，规模经济始终存在进一步改善的空间。

这也是为什么我们看到整个行业不断整合。

如今，能够参与最先进制程竞争的晶圆制造企业只剩下三家。

过去几十年里，许多公司都退出了先进制造领域。

我不知道你是否看过一张相关图表。大约40年前，行业中可能有20家企业参与先进制程制造，而随着时间推移，这个数字不断减少，最终变成今天的三家。

Dwarkesh Patel：

那么，英特尔追赶台积电的具体总体计划是什么？

虽然台积电目前处于领先地位，但其先进制程产能已经面临非常严重的需求压力。

例如，N3制程现在主要服务于AI加速器，甚至可能有很大一部分产能被英伟达占用。

与此同时，市场对CPU以及其他芯片的需求也非常旺盛，而这些芯片同样是AI系统不可缺少的组成部分。

AI的发展正在推动CPU需求大幅增长。

那么，在台积电先进制程产能已经高度紧张，而英特尔仍然落后数年的情况下，你如何看待英特尔当前面临的机会？

Pushkar Ranade：

追赶台积电实际上包含多个不同层面。

首先，我们需要追赶的是生产规模。

正如你刚才所说，台积电目前的晶圆制造规模远大于英特尔，甚至也明显大于三星。

在生产规模上追赶台积电，将是一个循序渐进的过程。

但如果你指的是纯粹的制造技术，我认为我们实际上已经追上来了。

我们在性能、功耗或者面积密度方面，可能仍然存在几个百分点的差距。

但我认为，当一家晶圆厂领先或落后另一家整整一代、甚至两代制程时，这种技术比较才真正具有重大意义。

因为在这种情况下，差距会显著影响芯片产出、芯片面积以及功耗等关键指标。

但是，如果双方之间的差距已经缩小到几个百分点，那么继续争论谁领先、谁落后，实际上就有些过于纠结细节了。

因为先进制程的竞争并不是单一维度的。

它不仅取决于晶体管密度，也不仅取决于原始性能。

不同应用对制造工艺的要求并不相同。

即使你在某些指标上落后几个百分点，也必须保证能够按时交付。

你的执行能力必须足够强，良率必须足够高，才能支持客户在短时间内实现非常大规模、非常快速的产能爬坡。

事实上，这些能力比在性能或面积方面领先几个百分点更加重要。

Dwarkesh Patel：

我看过SemiAnalysis的一些数据。

这些数据似乎表明，从晶体管密度来看，预计2028年推出的英特尔14A工艺，可能与台积电N2工艺处于相近水平。

Pushkar Ranade：

首先，我不同意这种基准比较方式。

不过，正如我之前所说，最重要的是技术整体上处于相近的竞争水平，并且能够提供高度可预测的制造能力。

此外，制造工艺的竞争力并不是单一维度的。

无论是14A还是18A，我们都不会只制造一种晶体管。

我们会提供多种不同类型的晶体管，例如低漏电晶体管，以及具有较高驱动电流的高性能晶体管。

我们还需要制造SRAM，包括高密度SRAM和高性能SRAM。

除此之外，还有模拟电路、射频电路等许多其他功能。

所有这些能力加在一起，才构成一项制造工艺真正的竞争力。

Dwarkesh Patel：

这样看来，你们现在进行的资本开支就显得更加重要了。

台积电今年的资本开支预计达到约500亿美元，而英特尔预计约为200亿美元。

如果今天采购的设备，将决定未来谁能够满足AI行业如此巨大的芯片需求，那么当前资本开支规模的差距就会变得非常重要。

这种差距不仅影响英特尔和台积电之间的竞争，也可能影响美国与其他地区未来的先进半导体制造能力。

Pushkar Ranade：

是的，非常重要。

不过，我认为直接比较英特尔和台积电目前的资本开支，多少有些不公平。

因为今天的台积电实际上为几乎所有主要芯片设计公司提供晶圆代工服务，而英特尔目前仍然主要为自己的产品制造芯片。

未来，我们会逐步扩大对外部客户的代工服务。

随着业务发展，我们的资本开支也会相应增长。

Dwarkesh Patel：

英特尔在20世纪60年代末成立时，最初从事的就是DRAM业务。

你们曾经生产DRAM，但后来退出了这个领域。

几年前，你们又出售了闪存业务。

你怎么看待这些决定？

为了让观众理解这个问题的背景，由于AI需求爆发，这些相关市场如今已经发展成规模极其庞大的产业。

Pushkar Ranade：

很明显，如果事后回头看，当时出售闪存业务，可能并不是一个最明智的时机。

当然，我们当时做出这个决定有充分的理由。

只是很显然，没有人能够预见到今天如此巨大的需求。

但是现在，全球市场几乎能够消化所有可以生产出来的计算芯片，也能够消化所有可以生产出来的存储器。

我甚至认为，今天存储器面临的供应紧张程度，比计算芯片还要严重。

Dwarkesh Patel：

我想尝试总结一下你刚才对未来产能的判断，你可以告诉我是否准确。

我的理解是，短期内的边际产能实际上可以增长得非常快，甚至在12个月左右就能看到明显提升。

但是，从现在到本世纪末，整个行业能够增加的总产能仍然受到非常严格的限制。

因此，明年的实际芯片产量可能高于目前市场的预测，但到了2030年，整个行业的产量可能也不会显著超过今天的预期。

Pushkar Ranade：

除非整个供应链能够以非常快的速度扩大生产。

现在已经是2026年年中，距离本世纪20年代结束实际上没有多少年了。

考虑到设备交付周期，假设你今天下了一笔规模巨大的设备订单，而设备需要18个月才能交付，那么等到设备到货时，时间基本上已经进入2028年。

从那之后，如果你还需要建设新的厂房主体、建设一座新的晶圆厂，那么整个项目真正完成时，时间基本上就已经接近2030年了。

13 ｜ Terafab：从零开始重新思考晶圆厂

Dwarkesh Patel：

我认为，接下来讨论一下你们与埃隆·马斯克在Terafab项目上的合作，会非常有意思。

目前这个项目进展如何？

Pushkar Ranade：

埃隆已经公开谈论过他希望建设一座晶圆厂的想法。

Elon Musk：

我们要么建设Terafab，要么就没有足够的芯片。

而我们需要这些芯片，所以我们必须建设Terafab。

Pushkar Ranade：

他的思路与我们刚才讨论的情况基本一致。

他看到市场对硅芯片、计算能力以及存储器的需求正在急剧增长。

我认为，他最终得出的结论是，自己的企业未来将需要大量芯片。

因此，他可能开始考虑，是否应该自己完成整个制造过程。

但是，建设晶圆厂与制造汽车不同。

半导体制造是一项极其精密、极其复杂的工作。

因此，我们认为可以与他合作，帮助他加快晶圆厂的建设和工艺导入过程。

Dwarkesh Patel：

但是，如果真正的瓶颈在于上游设备供应，那么即使建设新的晶圆厂，全球最终能够生产的芯片总量似乎也不会因此增加。

新的晶圆厂可能只是让某家公司能够获得有保障的设备和芯片供应，而不是必须依赖其他企业的晶圆代工服务。

Pushkar Ranade：

瓶颈并不只有设备。

一座晶圆厂还需要大量电力、大量水资源以及各种消耗性材料。

除此之外，还有许多其他生产要素。

Dwarkesh Patel：

但是，与半导体设备相比，这些资源似乎更容易扩大供应。

Pushkar Ranade：

有些资源确实比其他资源更容易扩张，但总体上可以这么说。

从某种意义上讲，我们确实需要大量增加制造设备。

但与此同时，我们也确实需要更多晶圆厂建筑空间，以及更多洁净室产能。

Dwarkesh Patel：

如果从经济角度观察英特尔这样的晶圆代工企业，它们必须建设非常昂贵的制造设施，还必须购买价格极高的生产设备。

我很好奇，你认为这种商业模式的基本经济结构未来是否可能发生变化？

有没有可能让晶圆制造变得更加经济，或者让产能扩张速度更快？

Pushkar Ranade：

正如我之前所说，这是一个资本密集程度极高的行业。

如果把过去20年、30年甚至40年建设晶圆厂所需的成本画成一条曲线，我认为它大约每四到五年就会翻一倍。

即使只看晶圆厂内部的光刻环节，也就是成本最高的图形化工艺，其成本增长速度可能比这个还要快。

今天，一台High-NA EUV光刻机，加上所有相关配套设备，成本大约达到4亿美元。

这意味着什么？

如果这种增长速度继续下去，按照趋势简单外推，四年之后完成相关光刻工艺所需的设备成本，难道会达到8亿美元吗？

这显然让人觉得不太合理。

因此，我认为一个非常有意思的思想实验是：今天是否存在某些可以彻底改变制造方式的方法，而这些方法在20年前根本无法实现？

半导体行业一直是一个非常厌恶风险的行业，而且这是有充分理由的。

因为你需要投入数百亿美元，所以你绝对不希望承担不必要的风险。

你希望继续使用那些已经被验证了几十年的制造方法。

这种情况并不仅仅存在于半导体行业，实际上很多行业都是如此。

但是，如果你几十年如一日地重复同样的方法，就可能逐渐形成一种根深蒂固的思维模式。

例如，英特尔可能有一些刚加入公司的年轻工程师，他们会被告知：“晶圆厂就是这样运作的，这就是标准工艺流程。”

于是，他们可能会把这些方法当作理所当然的规则。

但问题是，今天制造芯片的最佳方法，真的仍然是过去几十年沿用的那一套吗？

我认为，这是一个非常值得认真思考的问题。

Dwarkesh Patel：

我非常好奇，你究竟在暗示什么样的改变。

因为这可能意味着很多事情。

例如，通过减少光刻曝光次数，降低对昂贵光刻设备的依赖。

也可能意味着，我们需要从根本上重新设计晶体管。

你所说的改变究竟会达到什么程度？

Pushkar Ranade：

所有这些方面都有可能。

晶体管架构本身一直在演进。

过去三四十年，硅晶体管不断发展，未来这种演进仍然会继续。

我们已经看到晶体管从平面结构发展到FinFET，再发展到今天的GAA晶体管。

未来还会出现更多新结构。

相关技术路线图已经存在，而且相当明确，有很多工程师正在推进这些研究。

但除此之外，我们还可以提出一些更加根本性的问题。

例如，今天制造芯片，真的还需要洁净室吗？

我们真的需要如此精密、如此复杂的基础设施吗？

Dwarkesh Patel：

当然，我们可以做一个实验，让工程师在研发晶圆厂里一边吃汉堡、一边抽雪茄，然后看看良率会发生什么变化。

Pushkar Ranade：

那确实会是一个非常有意思的实验。

但是，没有任何一家现有的主要制造商，无论是英特尔、台积电还是三星，会愿意主动进行这样的尝试。

这正是我刚才想表达的意思。

半导体制造是一个非常厌恶风险的行业，而且这种谨慎完全可以理解。

因为每损失一天生产时间，可能就意味着巨大的经济损失。我甚至不知道具体会损失多少美元。

Dwarkesh Patel：

但是，如果未来真的能够不再建设传统洁净室，那么你们就可以节省大量资金。

Pushkar Ranade：

问题在于风险，以及人们对未知事物的恐惧。

没有人愿意主动承担这样的风险。

所以我认为，有时候从一张白纸开始，重新思考所有事情，反而是一件好事。

同样的道理也适用于芯片设计。

例如，我们今天设计CPU的很多方法，可能早在30年前就已经基本确定下来。

这是否意味着，今天继续采用完全相同的方法仍然是最明智的选择？

我认为未必。

当然，这是一个非常复杂的问题。

在芯片设计领域，企业承担风险的能力可能相对更强一些。

但在晶圆制造领域，承担风险的空间就小得多。

不过，考虑到今天晶圆制造的经济成本已经达到这样的水平，我认为重新思考这些问题是非常合理的。

也许我们确实能够找到一种更加聪明的制造方式。

Dwarkesh Patel：

最后，我想回到访谈最开始提出的问题：面对已经到来、而且仍在快速增长的AI需求，英特尔究竟应该如何应对？

从我们的讨论来看，英特尔似乎应该采取这样的策略：

如果最终的瓶颈是，你们已经拥有晶圆厂，也具备扩建晶圆厂的能力，但未来真正缺少的是上游供应链提供的制造设备，那么英特尔现在就应该尽可能筹集更多资本。

就像英伟达已经通过据报道价值数千亿美元的采购承诺，提前锁定存储器及其他关键零部件的供应一样，英特尔或许也应该采取类似策略。

现在就做出大量长期设备采购承诺，从而确保未来几年，美国能够在最先进半导体制造领域获得更大的产能份额。

Pushkar Ranade：

你的意思是，我们应该购买更多制造设备，对吗？

Dwarkesh Patel：

没错。

因为听起来，如果你们现在不这样做，几年后可能就会发现：“天哪，我们现在本来有机会创造数万亿美元的业务价值，但所有制造设备都已经被部署到台湾了。”

Pushkar Ranade：

是的，这是一个非常合理的问题。

如果我们一年前就知道今天所知道的这些情况，那么我们当时可能会投入更多资金。

而现在，既然我们已经掌握了这些信息，我认为我们接下来会增加投资。

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