12 倍提速之后，计算光刻的卡点换了个地方

10 月 14 日，西门子把 NVIDIA 的 cuLitho 接进了 Calibre。

口径是：全芯片光学邻近校正（OPC）最高 12 倍加速，关键光刻仿真负载至少 10 倍，部分负载能到 17 倍。落点写在 High-NA EUV 的全芯片曲线形反向光刻（ILT）上。

只看倍数，这条新闻在 2026 年不算炸。三年前 NVIDIA 首发 cuLitho 时报的是 40 倍，2024 年台积电和新思把它推进量产时报的是 40 到 60 倍。西门子这次给的 12 倍，比前辈保守得多。

但它的位置不在数字上。计算光刻这块地盘，ASML 的 Tachyon、新思的 Proteus 早就站在 cuLitho 里，Calibre 是最后一个没进来的。它一进来，NVIDIA 在计算光刻软件侧的三家主要玩家就凑齐了。

更有意思的问题在另一边：算力这道墙凿开之后，墙后面不是一条直路。瓶颈正在换位置，而大部分人还盯着旧的卡点。

一、先把 12 倍放进坐标系

同一个技术，三年三个倍数，这件事本身就得先解释。

2023 年 3 月 cuLitho 发布，口径是最高 40 倍，配套说法是 500 套 DGX H100 顶 4 万套 CPU 系统，两周的掩模压到一夜。2024 年 3 月台积电和新思宣布进量产，口径变成 40 到 60 倍，曲线流程 45 倍、传统曼哈顿流程接近 60 倍。到 2026 年 10 月，西门子给的是 12 倍。

倍数往下走，不一定是产品退步，至少三件事在同时变化。

一是基线。2026 年的 CPU 集群和 2023 年不是一回事，核心数、代数、调度效率都在涨，"未加速"那一端自己先跑快了一截。

二是测量边界。新思那组 45 倍、60 倍，是台积电和新思在特定共享工作流上联合测出来的峰值，测的是被搬到 GPU 上的那一段；西门子给的是全芯片 OPC 端到端，链路里还挂着模型标定、数据切分、结果合并这些不好并行化的环节，串行部分把倍数往下拽。

三是覆盖范围。Calibre 管的环节比单一 OPC 引擎宽，掩模规则检查、光刻仿真、掩模数据准备都在里面，覆盖面越大，单点加速越难直接变成端到端倍数。

所以 12 倍和 60 倍不能直接比大小，它们是两个不同问题的答案。反过来讲，保守的公开口径通常更容易被工程团队采信。

公告没说的东西同样值得记下来。没有 GPU 型号，没有正式可用时间表，没有客户名称和节点案例，也没有结果等价性数据：加速之后边缘放置误差、轮廓偏差、关键尺寸均匀性、热点数量有没有变化，一个字没提。"已验证的工程数据"是厂商自测口径，目前没有第三方复现。

这不是挑刺，是在给后面的判断划边界。倍数讲快慢，工程团队签字签的是准不准。

二、被加速的到底是什么

光学邻近校正是个局部修补的活。设计图形画好之后，衍射会把图像糊掉，OPC 要做的就是挪动掩模上每条边的位置、按需补一些细小的辅助图形，让 wafer 上印出来的形状接近设计意图。传统做法以曼哈顿式图形为基础，边只能横着或竖着，改的是位置，不改图形语法。

反向光刻换了个问法。它不从"差不多对"的掩模出发做微调，而是把整件事当反问题：给定想要的 wafer 图形，反解出能产生它的掩模几何。变量从"每条边挪多少"变成"整片区域的掩模透过率分布"，优化器能让掩模长成连续弯曲的形状。曲线换来更好的保真度、更大的工艺窗口、更少的热点，代价是变量数量级往上跳。

到 EUV，这笔账更贵。13.5 纳米波长让光路只能用反射式光学，掩模吸收层的高度是波长好几倍，厚掩模效应不可忽略。严格电磁仿真（FDTD、RCWA）精度够，通常用来标定或校核模型；真正跑迭代的是简化后的模型。可到了曲线图形，简化模型容易失真，两头都难受。High-NA 再抬一档：数值孔径从 0.33 到 0.55，变形光学一个方向 8 倍缩微、另一个方向 4 倍，分辨率上去了，对掩模三维效应、光刻胶随机效应、掩模公差的敏感度也一起上去。几何越刁钻，越需要 ILT 这种自由度高的方法；方法越自由，越吃算力。

吃算力到什么程度，有几个能摆上桌的数字。

NVIDIA 在 2024 年给过基准：一套典型芯片的掩模集需要 3000 万小时以上的 CPU 计算时间。同年他们给了换算，350 套 H100 顶 4 万套 CPU 系统。今年 5 月，华中科技大学刘世元团队在《Light: Advanced Manufacturing》发表全芯片曲线掩模优化框架，用深度学习代理模型加伴随法（adjoint method）求梯度，相对 FDTD 加速约四个数量级，相对误差控制在 3.5% 以内。实测数据是：1 平方毫米晶圆面积、19.41 纳米关键尺寸，1000 张 GPU 跑 31.7 小时。

这个数字值得停下来算一笔。一个标准曝光场 26×33 毫米，约 858 平方毫米。按上面的效率线性外推，单层全曝光场的曲线 ILT 大约是 2.7 万 GPU 小时——1000 张卡跑一天多，100 张卡要跑十一天以上。这是学术原型工具的外推，没有计入分层切分和并行效率损失，不是商用软件的真实表现，只能当量级参考。但量级已经说明问题：哪怕拿到 12 倍，全芯片曲线 ILT 也只是从"算不动"变成"很贵"，离"随手就跑"还有距离。

三、真正的瓶颈不在算力

全芯片 ILT 至今没有大规模量产，原因不止一个。业内更常见的做法是 partial ILT，也就是部分反向光刻：绝大多数版图用校准良好的模型 OPC 处理，只在真正难缠的热点区域动用 ILT，而这些区域通常只占版图面积一小部分，业内常见的量级是百分之一以内。

这种安排背后压着三道约束。

第一道是运行时，全芯片跑起来以周甚至月计，直接顶到 tape-out 排期上。

第二道是掩模可制造性。曲线 ILT 产出的掩模碎片化严重、亚分辨率特征密集，写入要多束设备慢慢写，写完检测和修复也更麻烦。掩模厂能不能稳定接单是一道独立门槛，跟晶圆厂有多少 GPU 无关。

第三道是收益递减。对大部分图形，模型 OPC 已经能把关键尺寸和工艺窗口压在规格内，全片 ILT 多出来的那点保真度，换不回增加的掩模成本和周期。

GPU 加速只解第一道。这就是"12 倍让全芯片曲线 ILT 走向量产"需要打折听的原因：算力这一环确实松了，另外两环没动。西门子博客里那句"研究更多方案、做更多迭代、把高级优化用到更大的版图范围"，比新闻稿标题更接近事实。

我们认为，这次加速的真实效果有三个，都不算小，但都不是"全芯片 ILT 普及"。

一是 ILT 的适用面积能往上扩。从百分之一以内扩到百分之十、百分之二十，在同样排期里是可以谈的。面积扩大带来的良率收益是连续的，不是阶跃的。

二是迭代次数重新变成工程选项。以前一轮 OPC 跑完就得赶紧交，改一版意味着排期崩掉；现在多跑两三版可行，工程师能在多个方案里挑，而不是接第一个能收敛的。

三是设计与工艺的反馈回路变短。热点在 tape-out 之前就能测出来，设计端还来得及改布局，而不是等掩模做完再返工。

这三件加起来，才是 12 倍的实际含金量。它没有把墙推倒，只是把墙往后挪了一段，让原来挤不进去的工作装得进来。

顺带说一句方法论。以后再看到计算光刻或者任何 EDA 环节报"N 倍加速"，可以按五个口径去问：基线是哪一代 CPU、多少核；边界是内核、单条 flow 还是全芯片端到端；加速后 EPE、contour、CDU、热点数是否同口径；新瓶颈搬到了哪里；GPU 小时的综合成本相比 CPU 小时是升是降。五个问题问完，一个倍数才能变成一条可用的信息。

四、NVIDIA 把三家凑齐了

能上计算光刻软件牌桌的玩家不多：ASML 旗下 Brion 的 Tachyon 强在光源掩模协同优化，跟扫描机联动；新思的 Proteus 在台积电份额高；西门子 EDA 的 Calibre 长期被业内当成制造签核与掩模数据准备的基准工具，掩模厂和大陆晶圆厂用得比较多。此外还有 D2S 的 TrueMask ILT 这类专攻 GPU 曲线 ILT 的玩家。

cuLitho 从 2023 年起就绑定了 ASML 和新思。Calibre 缺席的这三年，是 cuLitho 覆盖面上唯一的大口子。现在补上了。

对 NVIDIA 来说，价值不在某个客户，而在位置。当一家公司的加速库同时长在三家主流计算光刻软件里，它就从"可选硬件"变成了"默认算力层"。位置坐稳之后，关于 GPU 采购、软件授权、工艺数据回流的谈判，起点都不一样。计算光刻是晶圆厂最大的几块算力开支之一，把这块从 CPU 农场搬到 GPU 集群，等于在制造端又开了一片新市场。

但这里有一笔反向的账，公告不会写。

如果计算光刻真的便宜下来，直接后果之一是 0.33 数值孔径的多重曝光能撑得更久。多重曝光本来就靠更精细的掩模修正补偿分辨率不足，算力一松，这条路线的经济性会更好。

这恰好是台积电的选择。据公开报道，台积电今年 9 月 8 日表态 High-NA 的高量产要到 2030 年，A14、A16 继续用 0.33 NA 加多重曝光，同时还和 ASML 联合推 12 吋 High-NA 掩模，试点 2031 年、量产 2033 年。英特尔走另一条路，按公开时间表，14A 用 High-NA，风险量产 2027 年，量产落在 2027 到 2028 年之间；9 月公布的数字是 High-NA 累计处理超过 100 万片 300 毫米晶圆，口径包含认证与研发晶圆。

于是局面有点微妙：西门子这份公告的叙事是"为 High-NA 铺路"，但同一种加速，也在替"不上 High-NA"续命。工具卖的是下一代，效果可能延缓下一代。至少从台积电的时间表看，这个方向自洽。

这不是说 High-NA 会因此推迟，那是另一套由成本、产能、掩模生态决定的账。只是把"算力解放"直接等同于"新一代设备加速普及"，逻辑上跳了一步。

五、中国这边也不是空白

GPU 化不是某一家公司的专属路径。公开资料显示，东方晶源的计算光刻软件 PanGen 走的是 CPU 加 GPU 混合超算架构，也在做全芯片反向光刻；前面提到的华科团队走深度学习代理模型加梯度反演，四个数量级的加速主要来自模型简化，不全是硬件堆出来的；海外的 D2S 更早就把 GPU 用在全芯片曲线 ILT 上。

这些路线说明，计算光刻的壁垒不在"有没有用上 GPU"，而在两件更慢的事：正向模型的物理精度能不能撑住签核，工艺数据和标定样本够不够。这两样都要靠一轮一轮真实 wafer 数据喂出来，买不到，也抄不快。

再往研发流程那端看，迭代次数一旦变多，新瓶颈会跑到人身上。方案从一份变三份，review 带宽、数据整理的琐碎活、跨工具来回切换，比算力更早卡住团队。这也是 AI 进入 EDA 时要先解的问题：把专业模型、企业知识库和设计流程编排接进同一条研发链路，让工具接住具体任务，而不是停在对话框里。

六、未来 12 到 18 个月看什么

Calibre 这条线什么时候正式可用、先落在哪个子产品上。是 nmOPC 先上还是曲线 ILT 引擎先上，决定了它对现有流程的改动有多大。

会不会公布客户和节点。第一批客户里如果有存储厂，说明驱动力来自 DRAM 那类热点密集、成本敏感的版图；如果是先进逻辑，更可能是 High-NA 或 2 纳米级的前置准备。商业含义不同。

有没有结果等价性数据。EPE 分布、轮廓偏差、热点数量的前后对比，是判断"加速有没有换质量"的关键。厂商自测之外，如果出现掩模厂或第三方的复现数据，可信度会上一个台阶。

掩模侧跟不跟。曲线掩模的写入、检测、修复产能是硬约束，这一侧同步扩张，说明全行业在为更大的 ILT 面积做准备；如果没动，那 12 倍就还停在设计端。

NVIDIA 会不会把 cuLitho 往掩模工艺修正、曲线掩模数据准备延伸。走到这一步才算真正碰到掩模厂的钱包，也才会和 ASML、KLA 的关系变得更复杂。

第一句：12 倍比 40 倍和 60 倍更可信，因为测量边界更接近端到端，话说得也更小。看加速比要看口径，不要看峰值。

第二句：计算光刻的瓶颈已经从"算不动"往"掩模造不出来、收益不够大"迁移。GPU 解掉的是第一道，另外两道要靠掩模生态和工艺协同，时间尺度完全不同。

第三句：NVIDIA 把三家软件商凑齐之后，制造端的算力正在被重新分配。这件事对 High-NA 的影响，未必和公告的叙事同向。

对工程团队来说，眼下真正值得做的是趁着算力松动的窗口，把那些"以前排不进计划"的迭代捡回来。工具的倍数会继续变，能多跑几版方案的机会窗口，不会一直开着。

作者：麒芯

免责声明：本文基于厂商公告、官方技术博客、期刊论文与公开报道整理。文中 12 倍、10 到 17 倍等加速数据来自西门子与 NVIDIA 公布的"已验证工程数据"，属厂商自测口径，未经第三方复现；2.7 万 GPU 小时为本文按论文数据线性外推的估算，非商用工具实测。本文不构成任何投资建议。

参考资料：

1. Siemens：《Siemens transforms computational lithography for next-generation AI semiconductors with NVIDIA cuLitho》，2026-10-14

2. Siemens Calibre Blog：《The virtuous cycle of silicon: How Siemens is accelerating the era of Physical AI with NVIDIA cuLitho》，2026-10-14

3. NVIDIA：《NVIDIA, ASML, TSMC and Synopsys Set Foundation for Next-Generation Chip Manufacturing》，2023-03-21

4. NVIDIA：《TSMC and Synopsys Bring Breakthrough NVIDIA Computational Lithography Platform to Production》，2024-03

5. 《Full-chip EUV curvilinear mask optimization》，Light: Advanced Manufacturing，2026

6. ASML、Intel Foundry 及行业媒体关于 High-NA EUV 装机与量产时间表的公开报道，2026-09