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  AI 已经能自己写完 RTL 验证环境，卡住它的是那 16.8%

  2026-10-19 08:02
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  AI 把芯片设计的起跑线拉平了，终点线没动

  2026-10-17 08:03
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  给 RISC-V 加一条自定义指令，AI 到底卡在哪一步

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  Yosys 0.70：加法器少了，设计就更好吗？

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  AI读懂了参数，工作条件还在吗？

  2026-10-14 08:03
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  Agent 重建 GPU 基准，输出通过后还要验什么

  2026-10-13 08:05
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  RTL训练数据，怎样筛才值得？

  2026-10-12 08:03
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  芯片到了极端环境，AI该怎么设计

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  RFChipAgent把射频设计接入仿真闭环：两小时结果如何验收

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  AI 修复代码拿高分，研发为何还要逐层验收？

  2026-10-09 08:07
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  Arteris 的 AI 实践：先把失败定义清楚

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  ADS 2027 接入 Agent，仿真闭环还差什么？

  2026-10-07 10:56
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  新思Autopilot，怎样验收EDA长任务？

  2026-10-06 10:03
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  三星携手Mistral，芯片企业怎样部署AI？

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  AMD Ross，把专家经验写进开发流程

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  OpenAI联手新思，芯片设计大模型怎么落地？

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  芯片 Agent 非得从 RTL 写起吗？

  2026-10-02 10:04
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  ChipMEM：让 EDA Agent 的技能先过验收

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  NVIDIA 给 AI 代理加了“带外刹车”，芯片研发该看什么？

  2026-09-30 08:02
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  Synopsys与TSMC再联手：Agent离签核闭环有多远？

  2026-09-29 08:06

• 一周内，三大 EDA 厂商都把 AI 智能体带进了芯片设计流程

  2026-09-28 08:03

• LLM4PDR解出28/33题，证明责任仍在验证器

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• 验证 Agent 会自我进化，为何最优 Harness 仍留不住？

  2026-09-26 10:02

• Cadence 把 RTL 生成接进闭环，24% 面积下降意味着什么？

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• GRADE-RTL：编译通过离 RTL 可交付还有多远

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• 本地 9B 模型跑 RTL ECO，关键是把每一轮结果接回决策链

  2026-09-23 08:02

• CovR接入覆盖率后，验证Agent如何证明测试有效

  2026-09-20 08:05

• RTL 调试评测，终于补上执行真值

  2026-09-19 08:03

• Keysight 加入“欧洲ICC”，欧洲芯片初创门槛又降了一点

  2026-09-18 08:06

• 开源 RISC-V GPGPU 的验证欠账：从跑通测试到可量化覆盖

  2026-09-17 08:04

• Cadence 把 Agentic AI 推进先进芯片设计执行链

  2026-09-15 08:05

• 90% 的准确率已经不值钱了，芯片设计智能体在比什么？

  2026-09-12 08:03

• AutoTrans：68组断言，53组自动通过

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• 高通把 Bedrock 纳入 EDA 计划，设计流程怎么接？

  2026-09-10 08:04

• Cadence 上 Arm，省钱这笔账怎么算

  2026-09-09 08:03

• AI 设计 RF 芯片，终于走到流片这一步

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• DRC 降了 99.59%，LevelSyn 的物理感知综合走到哪一步

  2026-09-07 08:03

• AI算力狂飙，224G PAM4与CPO测试如何破局？

  2026-09-05 08:05

• 3D IC 设计的下一道门：把 ECO 审查前移到导入之前

  2026-09-04 08:03

• 晶圆厂 AI 的真正瓶颈，正在从“跑不动”转向“看不懂”

  2026-09-03 08:04

• RTL 生成模型也会被投毒：小教师能把后门风险压下去吗？

  2026-09-02 08:02

• 当上万行 RTL 遇上十万 coverage 点，ChipAgents 能闭环吗？

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• OpenAI 的 AI 造芯交卷了：Jalapeño 首批实测怎么读

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• ChipFlux：用智能体扩展芯片工程实践能力

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• 31次PEX、11次后仿真：ICPI如何迭代模拟版图

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• RTL 阶段预测 MBIST：面积与测试时间能提前估到哪一步

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• DeepSeek 开源 Harness，IC 智能体的水位线抬高了

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• 10倍提速很亮眼，FSGen离流片还有多远？

  2026-08-21 08:02

• PPAPlace 盯上时序：AI 布局不能再只交 HPWL

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• 两天、64条通路、三次越界：三星Claude Code试验

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• GateTruth 审计 Testbench：模型通过了，真能算正确吗？

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• WNS 违例剩 27%，SynAct 的代价是多跑综合

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• LACE 接入 RISC-V 扩展：72.8% 离 sign-off 多远？

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• LLM 没有设计电路：ORACLE 的 104.4 倍怎么来的

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• 同样的推理成本，ARES 为什么能把 PPA 压得更深？

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• LLM修Verilog漏洞：84%通过率背后的验证缺口

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• 十亿级 DRC 压成数百个 Signal，工程价值要算三本账

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• Google 已有 AI Co-Scientist，Jeff Dean 为何还要创业？

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• DAC 2026之后，AI for RF开始检验工程能力

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• RTLCurator：RTL 数据越堆越多，验证预算先见底了

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• ChipAgents 扩大与 NVIDIA 合作，推出面向芯片设计与验证的领域模型和 agent 系统

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• 三星与 Cadence 讲 2nm，physical AI 原型为何落在 SF5A？

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• 1.34亿美元押注 ChipAgents，半导体工程 Agent 开始值钱了

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• AMD开始评估Synopsys自主EDA，生产通行证还差几关

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• DAC 开始给 Agentic EDA 算账：最先值钱的环节并不酷

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• 从26篇论文看AI for EDA：生成只是起点，工程闭环才是门槛

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• Synopsys 宣称 DV 提速 50 倍，工程闭环更值得看

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• AI 会写 RTL 以后，Si2 把芯片 Agent 拉进了公开考场

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• Synopsys 跑到 AMD AI 大会，EDA 的边界又往外推了一步

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• AI 芯片瓶颈外溢，Keysight 为什么开始讲 EDA？

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• Rapidus 拉上 Cadence，先进制程开始拼 Agent 编排

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• AI for EDA 创业融资，开始押注设计系统

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• Kimi K3 的芯片 demo，刺到 EDA 了

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• 华为讲韬定律，Cadence 把战场推到系统工程

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• 当 Agent 开始读 OpenROAD 源码，EDA 的 DSE 边界变了

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• AI 芯片还没出厂，EDA 先涨了 12.7%

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• EDA 大厂抢的不是 AI，是工作流入口

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• AI 写 assertion 不稀奇，签核才是真门槛。

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• AI 不替代 EDA，它开始调度 EDA

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• AI 写 RTL 不稀奇，收敛 QoR 才难

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• “2026中国强芯评选”网络投票已开启！400+国产芯角逐，这30%的投票权交给你！

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• 同一个 MCU 项目，换了 Claude Fable 5 后差距出来了

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• 当专家经验被 AI 蒸馏，芯片工程师还剩什么？

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• AI 会写 testbench 了，但验证工程师更慌了

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• 芯片设计最怕的，不是 bug，是发现太晚

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• AI4EDA公司Ricursive 3.35 亿美元背后

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