1nm后的晶体管，又一候选！

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随着尺寸不断缩小，传统的环栅（GAA）纳米片晶体管可能会面临日益严峻的挑战，例如漏电、迁移率、电阻和制造变异性。

一种提出的自对准互补场效应晶体管 (SA-CFET) 架构通过垂直堆叠 N 沟道金属氧化物半导体 (NMOS) 和 P 沟道金属氧化物半导体 (PMOS) 器件，并使用自对准模块来提高密度和可制造性，从而解决这些限制。

什么是 CFET？

互补型场效应晶体管（CFET）是一种将NMOS和PMOS器件垂直堆叠的晶体管架构。与并排器件布局相比，这种配置可以减小单元面积、增加有效沟道宽度并改善静电控制。

数字孪生工艺建模表明，自对准架构可以支持静态随机存取存储器 (SRAM) 和逻辑单元，同时实现 0.0094 μm² 的 SRAM 位单元，与 N3 技术相比面积减少了 52.7%，并且在关键接触层上至少有 10 nm 的套刻窗口。

为什么晶体管尺寸缩小到 10 Å 以下如此困难

许多专家认为，目前最先进的晶体管架构——硅GAA纳米片——在10 Å节点之后可能会出现物理和制造方面的问题。这些挑战包括：

• 随着栅极长度的缩短，源漏隧穿效应增强，漏电流增大。

• 随着通道厚度减小，会出现迁移率问题、表面散射问题和制造问题。

• 随着晶体管尺寸减小，接触电阻和寄生电阻问题日益突出。

• 制造工艺的变异性可能会严重影响10 Å节点之后的良率。

面对这些挑战，仅仅通过缩小有源区、栅极或金属图案间距来缩小纳米片器件面积或提高器件密度变得越来越困难。

为什么 CFET 对 10 Å 以下的尺寸缩放至关重要

CFET架构通过垂直堆叠PMOS和NMOS，显著缩小器件面积，并通过增大有效沟道宽度提升性能，并改善静电特性。

然而，CFET架构也面临着自身严峻的集成挑战：金属栅极隔离的复杂性以及可能导致短路或开路的接触拥挤。这些问题在更小的尺寸下会更加突出，因此需要创新的解决方案来实现可扩展性。

自对齐架构的工作原理

为了应对这些挑战，我们提出了一种 SA-CFET 架构，该架构具有三个关键的自对准模块：SA-BPR（埋入式电源轨）、SA-CT（触点）和 SA-TSV（硅通孔）。

这些工艺模块扩大了边缘放置误差窗口并缓解了接触拥挤，从而提高了工艺裕度。该架构采用非金属栅极切割设计和中间介质隔离（MDI）来实现功函数分离。SA-CFET 保持与 N3 规范（42 纳米 CPP，21 纳米金属间距）的兼容性，将对套刻精度要求较高的步骤转化为自对准工艺，从而提高了可制造性。

图 1. SA-CFET 的关键集成回路

设计实现：SRAM 和逻辑单元

SA-CFET 设计可用于成功构建 6T SRAM 单元和逻辑标准单元（非门、与非门、或非门），且无需在单个鳍片内进行金属栅极分割，从而简化工艺流程。通过数字孪生（工艺）仿真验证的完整互连网络，展现了其在保持自对准优势的同时，具备复杂的布线能力。

图 2. 三维互连网络架构，展示了 SRAM 和逻辑单元（NAND、NOR、NOT），其复杂的布线已通过数字孪生仿真验证。

绩效结果

SA-CFET 实现了 0.0094 μm² 的 6T SRAM 位单元面积，相比 N3 技术减少了 52.7%，相比目前最先进的 A7 CFET 设计减少了 19%。工艺稳健性验证表明，所有关键接触层的套刻精度窗口至少为 10 nm，且无开路/短路故障，证实了其具有良好的工艺裕度。

图 3. SRAM 位单元面积对比，与 N3 技术相比，面积减少了 52.7%。

图 4. 套刻窗口验证，确认关键接触层具有稳健的工艺裕度

结论

本文介绍了一种采用多道自对准工艺的创新型自对准CFET架构。基于此架构，我们利用数字孪生（工艺）建模技术，为6T SRAM器件和逻辑标准单元设计了工艺流程。

我们发现，与当前或传统的半导体制造工艺相比，所提出的架构具有相似甚至更宽松的设计规则。此外，与现有的N3器件和最先进的CFET架构相比，它还能减小面积。

更重要的是，它避免了现有纳米片结构中存在的许多尺寸缩放问题，通过更大的有效沟道宽度和更小节点上更优异的静电性能，实现了更高的器件性能。我们相信，这项工作展示了一种潜在的架构解决方案，可支持10 Å及以下尺寸晶体管的CMOS尺寸缩放。

（来源：编译自newsroom，谢谢）

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今天是《半导体行业观察》为您分享的第4548期内容，欢迎关注。

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