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随着芯片制造商将更多计算能力集成到单个系统中，挑战不再局限于提升单个芯片的速度。他们必须将多个芯片、内存堆栈、电源，有时甚至光器件集成到一个紧凑的封装中。在2026年台积电OIP论坛上，台积电发表了题为“ Synopsys/Arm解决3D多芯片设计中的芯片间复杂性”的演讲，阐述了这种日益增长的复杂性如何改变芯片设计工具。如今，物理布局、电气性能、散热和机械结构都必须综合考虑。
首要挑战在于集成。现代封装可以将芯片并排放置，并可垂直堆叠。穿过硅片的连接、布线走线以及标准单元的可用空间都遵循不同的网格。如果这些网格对齐不良，连接可能会占用不必要的可用空间。台积电提出了一种调整连接位置的方法，以释放电路单元的空间。即使只有很小的百分比提升，在大规模设计中反复应用也能产生显著效果：它无需新的制造工艺即可为有用的电路腾出空间。
芯片布局也面临着类似的问题。由于间距、封装和对称性规则的限制，移动一个元件可能会迫使其他几个元件也随之移动。演讲者介绍了与电子设计自动化合作伙伴的合作，旨在将这些规则转化为布局软件可以执行的形式。演讲还介绍了一个人工智能系统，该系统可以检查剩余的规则违规情况并提出修复方案。例如，该系统通过改变对齐边缘的方式来解决间距违规问题，而不是简单地将两个芯片拉开更大的距离。随着封装变得越来越拥挤，这种方法的实际好处是可以减少人工返工。
第二个挑战是高速通信。紧密排列的连接会相互干扰，即使每根导线都符合制造规范，也会削弱信号。台积电的方法是将信号质量要求转化为软件可以遵循的布线指令，包括屏蔽和一致的连接形状。演讲者指出，自动化工具可以在几分钟内完成大量信号的布线，而人工操作则需要更长时间。这些是演讲中提到的结果，并不保证每个设计都能获得同样的改进。它们表明，布线软件在布局导线时必须考虑电气特性。
检查这些连接也很困难。设计人员可能需要估算传输比特被错误读取的频率，包括那些罕见到直接仿真耗时过长的错误。本次演讲介绍了一种旨在使这些检查切实可行的统计方法。更快的检查速度可以让工程师在最终确定布局之前测试更多设计方案。
第三个挑战是功耗和散热。在更小的空间内进行更多计算需要更多功耗。以高电流传输这些功耗会造成能量浪费，并在封装的电路路径中产生热量。台积电表示，将电压转换器放置在更靠近计算芯片的位置，这样就可以以更高的电压和更低的电流传输更远的距离。这可以减少损耗，但也增加了需要建模的组件。演讲者表示，简化的分层模型已将过去需要一个月以上的仿真时间缩短到几天。
随着芯片结构和材料的变化，热量的预测也变得更加困难。将热量均匀分布在电路单元上的模型可能会忽略其有源元件附近的过热点。本次演讲将介绍针对新型电源结构、金属布线和光学元件的更详细的热模型。当光学特性随温度变化时，精确的温度估算尤为重要。
最后，演讲者强调了设计准备的重要性。一项前景广阔的封装技术只有在工程师拥有可靠的规则、模型和软件进行设计时才能发挥作用。台积电表示，他们已与工具合作伙伴对这些材料进行了测试，并发现了一些在产能、运行时间和精度方面存在的问题。这项工作听起来或许不如新的芯片架构那样引人注目，但它决定了客户能否以可预测的方式构建复杂的产品。
总而言之，计算技术的进步越来越依赖于将众多组件整合为一个系统。更优化的布局可以节省有限的空间；更优化的布线可以提升通信速度；更高效的供电方式可以减少能源浪费；更完善的模型可以在制造之前发现问题。本次演讲的核心观点是，先进的封装技术需要同样先进的设计流程。随着系统密度的不断提高，性能的提升将来自于在整个封装过程中协调制造技术和设计工具。
（来源：编译自semiwiki）
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