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晶圆基封装（Chip-on-Wafer-on-Substrate，简称CoWoS）是台积电开发的一种先进封装平台。它允许将处理器、芯片组和高带宽内存堆栈集成到单个封装中。CoWoS对于人工智能加速器和高性能计算系统尤为重要，因为这些应用中的处理器需要巨大的内存带宽和快速的芯片间通信。该平台主要有三种变体：CoWoS-S、CoWoS-R和CoWoS-L。它们的主要区别在于组件之间的连接结构。
CoWoS-S 是最初也是最成熟的版本。“S”指的是其硅中介层，这是一块位于逻辑芯片和 HBM 堆叠层下方的较大硅片。中介层中制造的精细金属连接实现了这些组件之间非常密集的布线。硅通孔将电信号和电源垂直地穿过中介层传输到封装基板。
CoWoS-S 的主要优势在于其卓越的电气性能。硅制造工艺支持极精细的布线，从而实现高连接密度、低延迟和高效的数据传输。嵌入式深沟槽电容器还能稳定地为高负载处理器供电。这些特性使得 CoWoS-S 非常适合需要可预测性能和超宽内存接口的高端产品。此外，其技术和制造工艺也已相当成熟。
然而，制造超大型硅中介层既困难又昂贵。随着人工智能处理器尺寸的增大，以及计算芯片和HBM堆叠数量的增加，所需的中介层尺寸可能超过传统光刻掩模的尺寸。台积电可以通过掩模拼接技术合并曝光次数，但随着中介层尺寸的增大，制造复杂性和缺陷的可能性也会增加。这些限制使得持续缩小尺寸面临挑战。
CoWoS-R 用重分布层 (RDL) 中介层取代了大型硅中介层。这种结构利用多层铜线和聚合物介电材料连接各个组件。由于它不依赖于单个大型硅芯片，因此 RDL 中介层更容易扩展以支持更大的封装。此外，它还具有机械柔性，可以降低应力并提高封装连接的完整性。
CoWoS-R 的缺点在于其布线密度通常低于 CoWoS-S。其布线尺寸较大，因此可能不太适合要求极高的短距离芯片间接口。尽管如此，它仍能提供良好的信号和电源完整性，对于优先考虑封装可扩展性、设计简洁性和潜在更低制造成本的大型高性能计算 (HPC) 系统而言，它仍然具有吸引力。CoWoS-R 于 2023 年投入量产。
CoWoS-L 融合了两种方法的优点。它使用基于 RDL 的中介层进行广泛的封装级布线，同时在特定位置嵌入称为局部硅互连 (LSI) 的小型硅片。这些硅桥在相邻逻辑芯片之间或处理器与存储器之间提供高密度连接，以满足最高带宽需求。不太关键的连接可以通过周围的 RDL 结构传输。
这种混合设计赋予了 CoWoS-L 重要的平衡性。它在关键区域实现了接近 CoWoS-S 的连接密度和电气性能，而无需使用单个巨大的硅中介层。同时，它保留了 CoWoS-R 的大部分可扩展性和灵活性。CoWoS-L 还可以集成嵌入式深沟槽电容器和其他专用元件，以改善供电和封装功能。
因此，CoWoS-L 特别适合现代人工智能硬件的发展方向。未来的加速器可能包含多个计算芯片、更多数量的 HBM 堆栈以及日益复杂的通信网络。在这种尺寸下，全硅中介层可能变得不切实际，而纯 RDL 中介层可能无法在每个接口处提供足够的密度。选择性地放置 LSI 可以解决这两个问题。台积电已于 2024 年开始量产 CoWoS-L，并正在开发更大尺寸的实现方案。
总而言之： CoWoS-S 技术成熟度最高，硅布线密度也最高，但面临尺寸和成本方面的限制。CoWoS-R 则侧重于可扩展性、灵活性和更简单的封装结构，但连接密度较低。CoWoS-L 提供了一种混合解决方案，将硅级性能集中在最关键的区域，而封装的其他部分则采用 RDL 技术。因此，CoWoS-L 正在成为超大型下一代 AI 加速器最有前景的选择，尽管这三种变体都各有用途，因为不同的产品在性能、成本和制造要求方面有所不同。
（来源：编译自semiwiki）
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