摩尔定律的下半场

硅走到尽头之后，计算靠什么继续

1965年，摩尔在杂志上发表文章，指出集成电路上的晶体管数量大致每两年翻一番。彼时他未必能想到，这一观察后来会成为整个信息时代的技术底座。

大型机、个人电脑、互联网、智能手机、人工智能，每一波技术浪潮的背后，都是同一条规律在支撑：单位面积上的晶体管越来越多，单位功能的成本越来越低。

但这条曲线正在变平。

工艺进入埃米级别之后，传统尺寸缩放的边际效益显著递减。硅片过薄导致漏电，电压过低难以关断，芯片热密度超出散热能力。Intel组件研究负责人Matthew Metz在IEDM 2023的演讲中系统阐述了这一问题，核心判断是：后续演进将高度依赖新材料体系。

图1 Intel器件缩放路线，从90nm到20A，每一代节点均伴随材料体系更新

一、芯片为什么越来越烫

晶体管尺寸缩小之后，单管能耗实际上是降低的。问题在于，芯片上的晶体管数量增长更快——从130nm到7nm，单颗芯片的晶体管数从数千万增长到数百亿，单管省电的幅度远不足以抵消密度暴涨带来的总功耗上升。

结果是芯片热密度持续攀升。

过去三十年，片上系统的功耗密度一路走高，目前已接近每平方厘米100瓦，大致相当于电熨斗的功率密度。超过这一阈值，常规散热手段将难以应对。行业将此瓶颈称为"功耗墙"。

图2 片上系统功耗密度三十年走势，红色数据点持续逼近散热极限

功耗墙的根源在于供电电压难以继续下调。动态功耗与电压平方成正比，理论上电压减半、功耗降至四分之一。1986年芯片供电电压为5伏，2018年降至0.7伏，降幅显著，但近十年来这一曲线已趋于停滞。

降不下去的原因在于阈值电压。晶体管关断要求栅压低于阈值，而阈值过低会导致关态漏电流指数级上升，芯片在待机状态下静态功耗显著增加。这一物理矛盾短期内难以突破。

图3 芯片供电电压从5V降至0.7V后趋于停滞，Dennard缩放时代结束

更大的背景是，数据中心与人工智能正在将计算能耗推向全球性能源问题。半导体研究公司预测，若技术路线不变，到2030年计算能耗将占全球能源产量的数个百分点，这一预测值得警惕。

下半场的核心矛盾，已从如何做得更小转向如何做得更省电。

二、晶体管走向三维

平面晶体管缩至22nm左右时遇到瓶颈。栅长过短导致栅极对沟道的控制能力不足，源漏之间漏电流显著增大，开关特性严重退化。

Intel的解决方案是将沟道竖立为鱼鳍形状，栅极从三面包裹沟道，即FinFET。该架构从22nm沿用至10nm，支撑了三代工艺节点。

FinFET同样面临局限。鳍片高宽比存在工艺上限，提升驱动电流需要增加鳍片数量，而鳍片间距又制约了密度提升。

进一步缩放需要新的架构思路：将沟道制成水平堆叠的纳米带，栅极从四面包裹，即全环绕栅极（GAA）。Intel将其版本命名为RibbonFET，计划在20A节点量产。

图4 晶体管从平面到FinFET再到RibbonFET的演进，栅极包裹趋于完整

GAA的优势明确。四面环绕带来更优的静电控制，漏电流降低；多层纳米带堆叠提升单位面积驱动电流；垂直方向的层数可调，为设计提供弹性。

GAA已成为行业共识。台积电、三星、IBM、IMEC等主要厂商均在推进相关变体，名称各异——纳米片、纳米线、MBCFET、Forksheet——技术内核一致。

更激进的方案也在探索中。将NMOS与PMOS垂直堆叠的互补场效应晶体管（CFET），相当于将两种晶体管垂直集成，单元面积可缩减约一半。评估显示，CFET可将高密度SRAM位单元面积缩小43%，使存储密度重回历史缩放轨道。工艺挑战同样显著，包括双层对准、垂直源漏互连、双功函数金属栅等，预计2030年前后具备量产条件。

三、封装不再是配角

封装长期被视为产业链的辅助环节，功能仅限于保护芯片与引出信号。这一情况正在改变。

单芯片缩放放缓之后，产业界转向芯粒（chiplet）路径：将大芯片拆分为若干小芯片，分别采用最优工艺制造，再通过先进封装集成。封装由此成为系统级缩放的关键载体。

Intel的封装技术路线清晰。EMIB实现2.5维高密度互连，硅桥嵌入有机基板；Foveros实现三维面对面堆叠，凸点间距从50微米缩至36微米；Foveros Omni进一步缩至25微米；Foveros Direct达到10微米以下，采用铜铜直接键合，无需凸点。上述技术均已进入量产或量产准备阶段。

芯片内部互连同样在演进。传统架构中信号线与电源线均布局于晶体管正面，资源竞争显著，电源线占用布线资源导致信号绕行，延迟与功耗均受影响。

Intel推出PowerVia技术，将供电网络移至晶圆背面，正面专用于信号布线，两者分别独立优化。配合埋入式电源轨与微型硅通孔，IR压降降低，信号完整性改善，标准单元高度可进一步缩减。PowerVia与RibbonFET将同步在20A节点量产，标志着芯片互连从二维迈向三维。

图5 PowerVia背面供电架构，电源与信号分居晶体管两侧，各自优化

四、栅极与接触中的材料更新

晶体管的三个核心部件——栅极、沟道、源漏接触——均涉及材料体系的更新。

栅氧化层从二氧化硅演进至高k介质，介电常数从3.9提升至20以上，传统材料已接近极限。Intel与学术界合作开发了铪锆氧化物超晶格，利用反铁电效应将k值提升至52，等效电容在相同物理厚度下提升超过一倍。高分辨电镜显示铪锆氧化物与硅之间界面原子级平整，质量良好。

接触电阻同样面临挑战。接触多晶硅间距从22nm缩至8nm时，接触孔面积显著减小，接触电阻指数级上升，可完全抵消栅极缩放带来的性能增益。

Intel的解决方案是激光退火结合镓掺杂硅锗源漏。激光在极短时间内激活掺杂剂，避免杂质深度扩散，使接触区载流子浓度最大化，接触电阻降低超过两倍。配合新型金属与功函数去钉扎技术，可突破金属-半导体接触中费米能级钉扎的限制。

图6 左：HfO2-ZrO2反铁电超晶格栅氧化层，k值52；右：激光退火Ga掺杂SiGe，接触电阻降低超2倍

在埃米时代，每一原子层都需要精确优化。

五、只有三个原子厚的沟道

前述技术仍未脱离硅基器件的框架。二维材料的目标是替代硅沟道材料本身。

硅的瓶颈在于表面特性。2nm厚的硅上下表面存在大量悬挂键，载流子经过时遭受严重散射，迁移率急剧下降。厚度越薄问题越严重，至0.7nm时已无法满足器件要求。

二维材料不存在这一问题。以二硫化钼为代表的过渡金属二硫族化合物（TMD），层间仅靠范德华力结合，无化学键，表面无悬挂键。单层TMD厚度约0.7nm，大致相当于三个原子层，而迁移率仍处于可接受水平。

图7 3D硅与2D TMD结构对比，TMD表面无悬挂键，本征厚度小于1nm

物理学家泡利有一句广为流传的话：上帝创造了体材料，表面是魔鬼发明的。二维材料的独特之处正在于此——它全是表面，反而规避了表面缺陷带来的问题。

TMD的优势体现在多个维度。单层厚度带来极致的栅极控制，短沟道效应得到有效抑制；有效质量较高、带隙较大，源漏隧穿电流较低；最关键的是，在亚纳米厚度下其迁移率显著优于硅。

模拟结果较为乐观。采用TMD沟道，栅长可缩小至5nm以下。相同堆叠高度下，硅可堆叠4层纳米带，TMD得益于更薄的厚度可堆叠6层，驱动电流提升的同时开关电容降低30%，实现性能与功耗的双重优化。

图8 左：亚阈值摆幅对比，2D纳米片静电控制优于FinFET与平面器件；右：2D沟道可实现Lg=5nm

图9 等堆叠高度下2D MoS2与硅对比，驱动电流提升5%，栅电容降低30%

挑战同样不容忽视。首要瓶颈是接触电阻。TMD表面无悬挂键，金属沉积后仅形成范德华接触，电阻难以降低。目前N型采用锑可达到约150欧姆微米，P型采用钌约为800欧姆微米，与硅基器件仍有较大差距。

材料生长同样面临挑战。300mm晶圆上实现均匀单层TMD生长并控制晶界，仍处于研发阶段。Intel并行推进两条技术路线：全晶圆MOCVD生长工艺简单但存在晶界问题；选区种子生长可获得单晶但集成难度较大。

实验室已取得阶段性进展。Intel制备了栅长24nm、采用单层二硫化钼沟道的短沟道器件，同时实现了堆叠二维纳米片的GAA结构。HERO项目的N型与P型器件性能逐步逼近硅基器件。距量产仍需约十年时间，但技术可行性已得到验证。

图10 Intel实验室堆叠2D纳米片GAA结构，WSe2沟道、Al2O3栅氧化层、TiN金属栅、Cu接触

六、用自旋代替电流的新原理

二维材料仍是换沟道而不换原理。磁电自旋轨道器件（MESO）的工作原理则发生了根本改变。

其核心思路是：不以电压控制电流通断来实现逻辑，而是以电压翻转磁化方向，再由磁化方向输出电压。经过两次转换，带来一个显著优势——磁化翻转仅需约0.1伏，较CMOS的0.7伏低一个数量级。功耗与电压平方成正比，综合计算其能耗较高性能CMOS降低约25倍。

图11 MESO器件结构，磁电模块将电压转换为磁化态，自旋轨道模块再转换为电压，开关电压约0.1V

代价是速度降低约10倍。这种权衡并非首次出现——1990年代CMOS替代双极晶体管时，同样是以速度换取功耗，最终CMOS成为主流。

MESO还有两项附加优势。其一，采用电学互连而非自旋信号传输，传输距离可显著增加；其二，逻辑非易失，掉电后磁化状态保持，寄存器与锁存器可直接集成于器件内部，进一步降低系统级功耗。

器件由两个模块构成。输入侧磁电模块采用铁酸铋多铁材料，施加电压后极化翻转，驱动相邻铁磁层磁化方向翻转。Intel通过镧掺杂将开关电压降低至正负150毫伏，开关速度达到2纳秒。输出侧自旋轨道模块利用逆自旋霍尔效应将磁化变化转换为电压信号，通过几何优化与氧化铝隧道势垒插入，输出电阻提升了1000倍。当前瓶颈在于输出电压仅为0.34毫伏，需提升至0.1伏以上方可实现电路级联，仍有约300倍差距。

图12 MESO实验进展，开关电压3年降低30倍，开关速度提升10倍，输出电压提升1000倍，首个器件已演示

MESO在半导体研究公司历经12年研发，2021年实现首个完整器件演示，性能指标仍较低。MESO不会全面替代CMOS，但在边缘人工智能、传感器节点等对能效要求极高的应用场景中具备应用潜力。

七、存储的三维演进与Intel的研发体系

除逻辑器件外，存储技术同样在向三维演进。Intel开发了铁电存储技术，包括1T-1FeCap与1T-4FeCap结构。铁电电容保持时间超过1毫秒，读写速度低于2纳秒，耐久度超过10的12次方，速度与耐久度均优于闪存。在嵌入式非易失存储领域，铁电存储是有力的竞争者。

三维NAND方向，IMEC开发了Macaroni结构，将铁电材料集成于垂直沟道中；三星早在2011年即展示了垂直阻变存储器，采用氧化钽势垒与氮化钛电极，通过垂直堆叠提升密度。存储与逻辑协同走向三维，为存内计算奠定了基础。

支撑上述技术的是Intel位于俄勒冈Ronler Acres的研发体系。Intel首席执行官Pat Gelsinger将该园区称为硅研发皇冠上的明珠，高k金属栅、应变硅、FinFET等关键技术均诞生于此。研发流程以六年为周期：量产前六至四年为组件研究阶段，涵盖基础科学、路径探索与技术定义；前三至一年为技术开发阶段，完成工艺定义与表征；量产年转移至工厂进行产能爬坡。研究院与产品事业部紧密协同，确保研究方向与产品需求对齐。

材料层面，Intel具备完整的材料与工艺工具箱，涵盖光刻胶与ALD前驱体自主合成，金属、电介质、铁电体、磁体、二维材料、钙钛矿等材料库，PVD、ALD、MOCVD、MBE、外延等多种沉积技术，以及刻蚀、CMP、EUV、晶圆键合等工艺能力，逻辑与非逻辑应用均可在其中获得相应技术支撑。

八、结语

Metz并未给出单一的解决方案。

近期可预见的是GAA、PowerVia与Foveros的技术组合，20A与18A节点将进入量产验证。中期二维TMD材料逐步引入，率先在特定应用中替代硅沟道，最终向全二维CMOS演进，栅长缩小至5纳米以下。远期MESO等自旋电子器件、铁电计算与存内计算，将突破CMOS的能效上限。

多条技术路线并行演进，互不替代，各自适用于不同阶段与场景。

功耗墙是客观存在的，硅的物理极限同样客观存在。但过去六十年的产业历程反复证明，当某条技术路径逼近极限时，总会有新的材料体系与器件架构推动计算能力继续前行。

摩尔定律并未终结，其内涵已从单一的尺寸缩放，演进为材料、器件、架构、系统多维度协同创新。

而每一条路径的根基，都在于材料。

文章转载自"老千和他的朋友们"公众号