TSV 工艺到底难在哪？一文看懂 HBM 与 3D 芯片背后的“硅中电梯”

TSV 工艺到底难在哪？一文看懂 HBM 与 3D 芯片背后的“硅中电梯”

如果你拆解今天的 HBM、3D DRAM、CIS，甚至很多 Chiplet 和先进封装方案，会反复遇到一个词：

TSV。

TSV 全称Through-Silicon Via，硅通孔。

它的作用看起来很简单：在硅片内部打出垂直通道，让电信号从芯片正面穿到背面。

但真正困难的地方在于，这并不是“在硅片上钻个孔，再灌点铜”这么简单。

一个合格的 TSV，必须同时解决：

• 深硅刻蚀；

• 绝缘；

• 金属填充；

• 晶圆减薄；

• 应力；

• 热膨胀失配；

• 电阻、电容；

• 良率；

• 后续堆叠和键合。

所以 TSV 本质上不是一个单点工艺，而是一整套FEOL / BEOL / Packaging 交叉融合的 3D 集成技术。

一、为什么芯片需要 TSV？

传统芯片之间的连接，大多发生在二维平面上。

比如两颗芯片通信，数据通常需要：

text

Chip A
  ↓
焊球
  ↓
封装基板
  ↓
走线
  ↓
焊球
  ↓
Chip B

问题在于：

距离长，互连数量有限，功耗也比较高。

而如果把芯片垂直堆起来，并且直接“穿过硅片”连接，就可以变成：

text

Die 3
 │
TSV
 │
Die 2
 │
TSV
 │
Die 1

这样最大的好处不是“单根线跑得多快”，而是：

可以做非常多、非常短的垂直互连。

这就是 TSV 对 HBM 特别重要的原因。

HBM 不是靠几根超高速串行线来获得带宽，而是靠巨量并行接口。

换句话说：

TSV 帮助 HBM 把“高速串行”问题，变成了“超宽并行”问题。

二、TSV 到底长什么样？

可以把 TSV 想象成一根埋在硅里的垂直金属柱。

最简单的结构大概是：

text

      上层金属
         │
   ┌───────────┐
   │   Cu      │
   │   Cu      │
   │   Cu      │
   │   Cu      │
   └───────────┘
     绝缘层
  ─────────────
       Silicon

典型 TSV 往往由几部分组成：

1. Via Hole

也就是在硅中刻出的深孔。

2. Dielectric Liner

在孔壁上覆盖一层绝缘材料。

因为铜不能直接和硅大面积接触，否则会产生漏电和可靠性问题。

3. Barrier Layer

阻挡铜向硅和介质扩散。

4. Seed Layer

为后续铜电镀提供导电基础。

5. Cu Fill

最终把 TSV 填满。

所以 TSV 并不是“一根裸铜柱”。

更接近：

text

Silicon
  │
Insulator
  │
Barrier
  │
Seed
  │
Copper

每一层都影响最终可靠性。

三、第一道难关：怎么在硅里刻出一个又深又直的孔？

TSV 首先要做的事情，是：

Deep Silicon Etch，深硅刻蚀。

通常会使用 DRIE，也就是Deep Reactive Ion Etching，深反应离子刻蚀。

TSV 的特殊之处在于：

它需要刻得非常深，但孔径又不能太大。

这就引出了一个关键参数：

Aspect Ratio，深宽比

假设一个孔：

text

直径：5 μm
深度：50 μm

深宽比就是：

text

50 / 5 = 10:1

如果孔更细、更深，深宽比可能继续上升。

为什么深宽比越高越难？

因为刻蚀过程中必须做到：

• 孔壁尽可能垂直；

• 上下孔径一致；

• 底部不能刻蚀不足；

• 不能损伤周边器件；

• 大量 TSV 的深度必须高度一致。

这其实很像挖井。

挖一个宽井不难。

但如果要求：

挖一口几十米深、只有几米宽，而且井壁必须垂直、尺寸还要极其准确。

难度就完全不同。

四、“博世工艺”为什么经常出现在 TSV 里？

深硅刻蚀中经常会提到：

Bosch Process。

它的核心思路是两个步骤不断交替：

text

刻蚀
↓
侧壁钝化
↓
再刻蚀
↓
再钝化
↓
……

为什么要这么做？

如果只是一味往下刻，等离子体很容易同时侵蚀侧壁，最后得到一个越来越宽的坑。

加入侧壁保护之后，就可以更倾向于：

只向下刻，不向两边扩散。

但 Bosch 工艺也会产生一个典型问题：

Scalloping

即孔壁上出现细小的“波纹”。

类似：

text

│ )
│(
│ )
│(

这些微小侧壁形貌，会影响后续绝缘层、Barrier、Seed Layer 的覆盖均匀性。

因此 TSV 越细、深宽比越高，刻蚀后的侧壁质量就越重要。

五、第二道难关：孔刻出来后，怎么给孔壁穿上“绝缘衣”？

TSV 大多数情况下使用铜作为导体。

但铜不能直接接触硅。

所以刻完孔之后，要先沉积一层：

Dielectric Liner。

常见思路是用 SiO₂ 等绝缘材料。

问题是：

一个深几十微米、直径只有几微米的孔，怎么保证从孔口到孔底都均匀覆盖？

这就是Conformality，保形性问题。

假设孔口的膜很厚，但孔底几乎没有覆盖：

text

顶部：████
中部：██
底部：█

那么后续就容易出现漏电或可靠性问题。

因此 TSV 工艺对沉积设备要求很高。

而且 TSV 越细、越深，越困难。

六、Barrier 和 Seed Layer：铜填进去之前，还要做两层关键结构

绝缘层完成之后，还不能直接灌铜。

通常还需要：

Barrier Layer

Barrier 的作用是：

防止铜扩散。

铜是一种很好的导体，但对半导体器件来说，它也是一种非常“活跃”的污染源。

如果 Cu 扩散进入硅或者介质层，可能影响晶体管可靠性。

所以必须先建立一道防线。

随后还要形成：

Seed Layer

因为后面的铜通常通过电镀生长。

而电镀要求表面首先具有导电能力。

Seed Layer 就像是在孔壁上提前铺一层非常薄的“导电底漆”。

难点依然是：

深孔内部能不能连续、均匀覆盖？

如果 Seed Layer 在某个位置断掉，后续铜就可能无法正常生长。

于是形成 void。

七、第三道大关：怎么把铜完整地填满 TSV？

这是 TSV 制造中非常核心的一步：

Copper Electroplating

也就是铜电镀。

直觉上似乎很简单：

把铜沉积进去，直到孔满。

但实际上，如果上下同时快速生长，很容易出现这种情况：

text

孔口越来越窄
↓
顶部先封死
↓
内部留下空洞

最终变成：

text

████████
██    ██
██ 空洞 ██
██    ██
████████

这种缺陷称为：

Void。

更严重的情况还可能出现 seam。

这些缺陷会导致：

• 电阻升高；

• 电流集中；

• Electromigration 风险增加；

• 最终失效。

因此理想状态并不是“从上往下乱长”。

而是尽量实现：

Bottom-up Fill

即：

从底部优先生长，逐渐向上填满。

这涉及复杂的电镀化学体系，包括 accelerator、suppressor、leveler 等添加剂之间的配合。

所以 TSV 的铜填充本身就是一门很深的工艺科学。

八、铜填满之后，为什么还要 CMP？

电镀完成之后，铜不仅进入 TSV 内部，也会覆盖整个晶圆表面。

这时需要进行：

CMP

即Chemical Mechanical Polishing，化学机械抛光。

它的作用就是把多余铜磨掉，重新得到平坦表面。

最终希望达到：

text

──────────────
   │ Cu │
   │ Cu │
   │ Cu │
──────────────

而不是：

text

██████████████   ← 多余铜
──────────────
   │ Cu │

CMP 看起来是“磨平”，实际上也是高精度工艺。

磨得不够，残铜会短路。

磨得太多，又会出现：

• Dishing；

• Erosion；

• TSV 顶部凹陷。

这些都会影响后续互连。

九、最反直觉的一步：TSV 一开始往往并没有真的“穿透”晶圆

TSV 叫 Through-Silicon Via。

很多人自然会理解为：

一开始就把硅片刻穿。

实际上很多 TSV 工艺并不是这样做。

前期只是刻出一个深孔：

text

晶圆正面
 ↓
│ TSV │
│ TSV │
│ TSV │
│     │
│硅   │
│硅   │

孔底下面依然还有硅。

后面再通过：

Backside Thinning

也就是晶圆背面减薄。

把晶圆从几百微米厚慢慢磨薄。

最后：

text

晶圆越来越薄
       ↓
TSV 底部露出来

这个过程称为：

TSV Reveal

也就是把 TSV 从背面“露出来”。

此时它才真正成为贯穿芯片的垂直通道。

十、为什么晶圆减薄是 TSV 的隐藏难点？

普通硅晶圆本来有一定机械强度。

但 HBM 为了做多层堆叠，需要把 DRAM Die 做得非常薄。

这时候会出现一个问题：

硅片越薄，越容易弯。

甚至像一张很脆的纸。

这会带来：

• Wafer warpage；

• cracking；

• edge chipping；

• handling difficulty；

• 对准困难。

因此实际工艺中，往往需要：

Temporary Bonding

先把器件晶圆临时粘到一片 Carrier Wafer 上。

类似：

text

Carrier Wafer
══════════════
Adhesive
──────────────
Device Wafer

然后再对 Device Wafer 做背面研磨、减薄、TSV Reveal。

完成后再把 Carrier 去掉。

所以别看“磨薄”只是一个步骤，它实际上直接关系到：

HBM 能不能继续向 12-Hi、16-Hi 甚至更高堆叠发展。

十一、TSV 最大的材料问题：铜和硅“脾气不合”

TSV 还有一个非常重要、但普通介绍经常忽略的问题：

热膨胀系数不同

Cu 和 Si 在温度变化时，膨胀程度不一样。

简单理解：

text

温度升高
↓
Copper：想膨胀很多
Silicon：膨胀较少

但铜已经被牢牢塞在硅孔里面。

于是就会产生：

Thermo-Mechanical Stress，热机械应力。

这个应力会向 TSV 周围传播。

如果 TSV 离晶体管太近，甚至可能影响器件特性。

因此芯片设计时，TSV 周围往往需要留出一个区域：

Keep-Out Zone，KOZ

也就是：

TSV 附近不要放太敏感的晶体管。

这件事非常重要，因为它意味着 TSV 并不是“免费面积”。

TSV 数量越多，除了 TSV 本身占面积，其周围的应力隔离区也会消耗硅面积。

所以 3D 集成永远存在一个 trade-off：

text

更多 TSV
↓
更大带宽

 但同时

 更多面积
+
更高应力
+
更复杂制造

很多人看到 TSV 很短，就会觉得：

这么短的铜柱，电气性能应该近乎完美。

其实不是。

一根 TSV 仍然存在：

text

R —— 电阻
C —— 对硅衬底电容
L —— 寄生电感

尤其是 TSV 和周围硅之间，会形成寄生电容。

因此：

TSV 不是“理想导线”。

尺寸设计非常讲究。

TSV 做粗一点：

• 电阻可以下降；

• 电流承载能力提高；

但同时：

• 面积变大；

• 电容可能变化；

• Keep-Out Zone 也可能扩大。

做细一点：

• 密度高；

• 面积小；

但是：

• 深孔刻蚀更难；

• Barrier / Seed 覆盖更难；

• Copper Fill 更难；

• 电阻增加。

所以 TSV scaling 不是简单地：

越小越先进。

它实际上是一个多变量优化问题。

十三、TSV 越多，HBM 带宽就一定越高吗？

不能简单这么理解。

HBM 的总带宽来自一整条链条：

text

DRAM Cell
   ↓
Local Bitline
   ↓
Peripheral Circuit
   ↓
TSV
   ↓
Base Die
   ↓
Micro-bump
   ↓
Interposer
   ↓
GPU Memory Controller

TSV 只是中间的一段。

所以：

TSV 很宽，并不等于最终 GPU 一定能得到相同规模的有效带宽。

实际还受到：

• DRAM bank 并行度；

• I/O 速度；

• Controller；

• Command scheduling；

• Bank conflict；

• Power；

• Thermal；

• 信号完整性；

等因素限制。

这也是分析 HBM 时必须区分：

Physical Interconnect Capability

System Effective Bandwidth

的原因。

十四、Via-First、Via-Middle、Via-Last 有什么区别？

按照 TSV 在半导体制造流程中什么时候做，可以大体分成三类。

Via-First

在晶体管制造之前做 TSV。

优点是后续整合比较直接。

缺点是：

TSV 材料必须经受后续非常高温的前道工艺。

因此材料选择受到很大限制。

Via-Middle

晶体管完成后、部分金属互连阶段做 TSV。

这是很多 3D 集成中非常重要的路线。

好处是：

• 不需要经历全部最高温 FEOL；

• TSV 尺寸可以做得相对小；

• 与芯片互连整合较好。

等芯片大部分工艺都完成之后，再制作 TSV。

好处是：

对原有 CMOS 制程干扰较小。

但是 TSV 往往需要穿过更多结构，工艺整合难度也不同。

可以简单记住：

| 类型 | TSV 什么时候做 | 特点 |
| ---------- | ----------- | --------- |
| Via-First | 晶体管之前 | 高温兼容要求高 |
| Via-Middle | 晶体管之后、金属互连中 | 密度与整合能力较强 |
| Via-Last | 大部分芯片完成后 | 更偏后段整合 |

没有一种路线绝对最好。

关键取决于产品架构和 fab / packaging flow。

十五、TSV 和 Micro-bump 是一回事吗？

不是。

这是一个很常见的误区。

TSV 是：

穿过一颗 Die 内部的垂直连接。

Micro-bump 是：

连接两颗 Die 的界面。

所以完整路径通常类似：

text

Die 2
 │
TSV
 │
Micro-bump
 │
Die 1
 │
TSV

可以把 TSV 想象成：

大楼内部的电梯井。

而 micro-bump 更像：

两栋结构之间的连接门。

两者作用不同，但共同构成 3D 芯片的垂直互连网络。

十六、那 Hybrid Bonding 会不会取代 TSV？

这里也很容易产生误解。

Hybrid Bonding 主要解决的是：

Die-to-Die 或 Wafer-to-Wafer 界面的高密度连接。

它可以减少甚至取消传统 micro-bump。

但它并不意味着 TSV 自动消失。

例如：

text

上层 Die
 ↓
Hybrid Bond
 ↓
下层 Die
 ↓
TSV
 ↓
Package

如果信号最终还需要从硅片一侧传到另一侧，依然可能需要 TSV。

因此更准确的理解是：

Hybrid Bonding 主要挑战 micro-bump，而不是简单替代 TSV。

未来很多先进 3D 集成反而可能是：

Fine-pitch Hybrid Bonding + Fine TSV

共同使用。

十七、为什么 HBM 越堆越高，TSV 工艺越来越重要？

早期 HBM 堆叠层数比较少。

随着 HBM 向：

text

8-Hi
↓
12-Hi
↓
16-Hi

发展，情况会越来越复杂。

因为每增加一层 DRAM，都意味着：

• 多一层 TSV 路径；

• 多一次 Die bonding；

• 更严格的薄化；

• 更复杂的热路径；

• 更高的应力；

• 更困难的良率控制。

假设每颗 Die 都很好，但最终 Stack 有十几层：

任何一个关键缺陷，都可能拖累整个 Stack 的成品率。

因此 HBM 的难度，并不是线性增长。

而更接近：

堆叠越高，制造、热、机械和良率问题相互放大。

这也是为什么高层数 HBM 的壁垒远不只是 DRAM Cell 本身。

十八、TSV 真正的竞争核心是什么？

如果从半导体产业角度看，评价 TSV 技术，不能只看：

“孔能做到多小？”

真正应该同时观察几个指标：

TSV Pitch

TSV 之间能放得多密。

Aspect Ratio

能不能把孔做得又细又深。

Etch Uniformity

整片晶圆上的 TSV 深度是否一致。

Liner / Barrier / Seed Conformality

深孔内部薄膜是否连续。

Void-Free Cu Fill

有没有空洞。

Wafer Warpage

减薄和铜应力之后晶圆会不会严重变形。

Alignment Accuracy

多层堆叠能不能准确连接。

Yield

最后到底能不能规模量产。

所以 TSV 最难的地方从来不是：

做出一颗 demo。

而是：

在整片 300mm 晶圆上制造海量 TSV，并保证每一根都足够可靠，然后还能以较高良率完成后续堆叠。

十九、一张图看懂完整 TSV 工艺

如果把 TSV 制造过程压缩，可以大致理解成：

text

硅晶圆
   ↓
光刻定义 TSV 位置
   ↓
DRIE 深硅刻蚀
   ↓
Dielectric Liner
   ↓
Barrier Layer
   ↓
Seed Layer
   ↓
Cu Electroplating
   ↓
CMP
   ↓
临时键合 Carrier
   ↓
晶圆背面减薄
   ↓
TSV Reveal
   ↓
背面互连 / Pad
   ↓
Die 切割
   ↓
Die Stacking
   ↓
Micro-bump 或 Hybrid Bonding
   ↓
3D IC / HBM

只看这一条流程就能发现：

TSV 横跨了：

Lithography、Etch、Deposition、Electroplating、CMP、Wafer Thinning、Bonding 和 Packaging。

这也是 TSV 产业壁垒高的真正原因。

二十、TSV 的本质：把摩尔定律从“横着走”变成“向上走”

过去几十年，半导体提高集成度的主要方式是：

text

晶体管
做得越来越小

也就是不断在二维平面上缩小尺寸。

但先进节点越来越昂贵之后，行业开始越来越多地思考：

如果横向缩小越来越难，能不能向上堆？

于是出现：

• HBM；

• 3D NAND；

• 3D DRAM；

• Logic-on-Logic；

• Wafer-on-Wafer；

• 3D Chiplet。

而这些架构都绕不开一个核心问题：

上下芯片之间如何建立足够多、足够短、足够低功耗的连接？

TSV，就是其中最重要的答案之一。

如果只用一句话解释 TSV，可以说：

TSV 是在硅中制造垂直电连接，让芯片从二维互连走向真正的三维互连。

但真正理解 TSV 后，会发现它远不只是“打孔”。

它实际上需要同时解决：

深孔刻蚀、绝缘、金属沉积、铜填充、CMP、晶圆减薄、应力、热、可靠性和高精度堆叠。

这也是为什么 HBM 看起来只是“把很多 DRAM 叠起来”，实际却拥有如此高的制造壁垒。

DRAM 决定 HBM 能存多少数据，而 TSV 和 3D 封装，很大程度上决定这些数据能否高效地在十几层芯片之间流动。

从这个角度看，TSV 并不是先进封装中的一个配角。

它更像是：

让 3D 芯片真正成为可能的“硅中高速公路”。