何庭波最新论文：华为无法获得EUV光刻机，必须另寻出路

文/观网硬科技 吕栋

“要超越业界所称的7纳米节点进行微缩，需要极紫外（EUV）光刻技术，而华为无法获取该技术，必须另寻出路。”

9月4日，华为半导体负责人何庭波在中科院科技论文预发布平台ChinaXiv上更新了论文《Huawei's τ Chip Was Supposed to Melt？》。

这篇论文既是对今年5月华为发布的“韬定律”的延续解读，也是对外界一项固有疑问的正面回应：3D堆叠芯片单位面积晶体管激增，理应更热、更费电，华为的芯片是如何平衡性能和功耗的？

何庭波的核心观点，在于将芯片能耗的焦点从“计算”转向“移动”。她用一个形象的比喻来说明：人的工作日耗能，不只来自伏案工作的几小时，通勤同样消耗大量能量。

芯片亦然，晶体管开关完成计算固然耗能，但数据在模块、电路之间的长距离传输，同样吞噬着动态功耗。在典型智能机负载下，动态功耗占总功耗约九成，而随着制程微缩，互连电容带来的传输能耗愈发沉重。

换言之，真正昂贵的未必是晶体管“思考”，而是数据在芯片内部的“通勤”。

τ定律与LogicFolding（逻辑折叠）技术的破局点，正在于此。它并非简单将芯片堆叠成多层，而是重构电路的空间关系——把原本平面布局中横跨较长的关键连线，通过折叠设计转化为更短的垂直连接。

《Huawei's τ Chip Was Supposed to Melt?》

据论文披露，在部分典型核心中，连线长度可缩短约20%，关键路径最多缩短70%；一个处理模块的时钟布线缩短28%，缓冲器数量从4.36万个降至1.9万个。

折叠的本质，是让晶体管“住得更近”，让数据少跑远路。

这种“时间维度革新”带来的收益，直接体现在量产芯片上。

何庭波给出麒麟2026的数据：晶体管密度从每平方毫米1.55亿个提升至2.38亿个，提升55%。在相同性能下，NPU功耗下降66%，GPU下降58%，CPU性能核心下降41%。其中NPU尤为突出：29TOPS算力不变，频率降63%，电压从0.85V降至0.55V，功耗密度下降73%。

这些数字证明，折叠并不必然导致发热失控，若总功耗下降，整体热负荷反而减轻，再辅以热感知布局将高热模块错位放置，芯片完全可能“更冷”。

但何庭波并未渲染“折叠即万能”。

她明确指出，τ是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。

DSP第一代折叠便因面积缩小40%导致功耗密度上升24%，直到麒麟2027才改善。CPU因任务串行性强，难以靠并行阵列获益，收益远逊于NPU和GPU。

这恰恰说明，τ定律的真正价值，是给设计者提供重新分配性能、面积和功耗的“余地”，而非一条自动节能的捷径。

更大的挑战仍在眼前：混合键合间距、晶圆翘曲、对准精度、EDA工具适配等工程难题，需要未来三到五年持续攻关。散热虽因总功耗下降而缓解，但下层热量传导问题并未消失。

华为此刻要证明的，不是“芯片可以折起来”，而是这条路径能否像摩尔定律那样，一代代复制进步。

何庭波在文末引用了西西弗斯的神话。每一代芯片都是一次推石上山，折叠赢得时间余量，再将其投入功耗或性能，然后下一代重启循环。

但与神话不同的是，这座山有方向：每个循环留下的，都是一颗计算更多、耗能更少的芯片。这或许才是τ定律最值得关注的野心：在传统制程缩放逼近极限之时，它试图为半导体演进开辟另一条增长曲线。

而那颗“本该烧毁”的τ芯片，至少已经给出了一个反直觉却扎实的答案，更立体、更复杂的芯片，未必更耗电，反而可能跑得更冷静。

以下是何庭波论文原文，观察者网编译，未经作者确认

标题：华为的τ芯片本应熔化吗？

作者：何庭波

摘要

热量，是τ缩放定律——华为折叠硅片所依据的时间缩放原理，以其旨在缩小的延迟τ（“韬”）命名——所面临的最尖锐的担忧。我们对麒麟芯片的实测结果将这一质疑彻底翻转。原因在于每个通勤者都知晓的道理：在芯片上，如同在一个工作日中，消耗大部分能量的是传输（通勤），而非工位上的工作（运算）。

索引词

逻辑折叠，τ缩放定律，3D集成，混合键合，低功耗设计，系统-技术协同优化。

问一百位芯片工程师，未来行业最重要的技术是什么，许多人会回答：3D集成——将芯片层层堆叠，以增加可专用于系统的硅面积。问任何一位资深芯片工程师，什么会扼杀3D集成，你几乎总会听到同一个词：热量。

这种推理感觉像是自然法则。将有源晶体管堆叠在有源晶体管之上，在每平方毫米内塞入更多，将整个器件密封在紧凑的移动设备内，其结果似乎不可避免。功率转化为热量。热量被困在有限空间内，导致温度升高。温度一旦超过极限，就会降低时钟频率，损害可靠性，并最终“烧毁”芯片。按照这种逻辑，折叠得越密集，发热就越厉害——折叠得越用力，“撞墙”的速度就越快。

华为无法坐等这场争论自行平息。由于无法获得竞争对手持续缩小晶体管的工具，华为必须打破这个循环——而且要比任何人都更快。于是，它停止了缩放空间（即晶体管的线性尺寸），转而开始缩放时间：即信号穿越芯片关键路径所特有的延迟。这个延迟被记为τ（发音为tau，中文译为“韬”），而τ缩放定律正是旨在推动τ值逐代降低的一场战役[1]。其压缩延迟的旗舰技术被称为“逻辑折叠”：将原本铺展在平面上的电路，折叠成垂直堆叠的层级，并通过微小的垂直链路连接，使信号传输更短的距离。

从一开始，τ就被构想为电子系统的定律，而非单纯的器件技巧：时间可以在各个层面——器件、电路、芯片和系统——被压缩。逻辑折叠是该框架内的一种技术，在电路和芯片层面发挥作用。这种区别很重要，因为业界一直在遗忘它。

在晶体管诞生后不久，就出现了一项同等重要的发明——集成电路。然而，半导体的进步仍然被讲述成一个关于更优秀晶体管的故事，仿佛由数十亿晶体管集成而成的电路只是个后来添加的注脚。τ缩放定律也继承了这种盲点：怀疑论者看到τ芯片内部仍是同样的晶体管，便得出结论，认为没有任何根本性的变化。但后续的证据将证明他们错了。

当逻辑折叠在2026年5月的IEEE国际电路与系统研讨会上首次公开展示时，会场内的 skepticism（怀疑）气氛浓厚。最尖锐的反对意见直指热量、热量，还是热量。

这个逻辑只有一个问题。在真实硅片——定于本月出货的麒麟2026芯片——上的测量结果显示，情况恰恰相反。该芯片比其前代产品温度更低，同时每平方毫米的晶体管数量增加了55%，在一些关键任务上的功耗降低高达66%。下文将解释其原因，以及为何逻辑折叠和τ缩放定律将引领华为——很可能还有其它公司——走向未来。

I. 什么是逻辑折叠？

摩尔定律将计算行业（以及许多其他行业）带向了很远的地方，但它始终依赖一个单一技巧：几何尺寸缩放[2], [3]。让晶体管变得更小，芯片就能同时变得更快、更省电。但十多年前，这个技巧开始失效。对晶体管结构进行巧妙改变又争取了十年时间，但现在每个芯片制造商都发现，每推进一个新节点，付出更多，收获却更少[4]-[7]。

对于华为而言，这种压力来得更早、更猛烈。要超越业界所称的7纳米节点进行微缩，需要极紫外（EUV）光刻技术，而华为无法获取该技术。必须另寻出路。

六年的探索引导我们重新审视几何尺寸缩放——认清它一直以来的本质：一种手段，而非目的。缩小晶体管的意义从来不在于“小”本身，而在于“小”所带来的一切——更快的开关速度、更短的响应时间、更高的时钟频率。简而言之，逻辑折叠是一种在不缩小空间的情况下“买来”时间的方法。在大致相同的硅面积内，它集成了更多的晶体管，并让基于这些晶体管构建的系统运行得更快。

实现这一目标的关键工艺称为3D混合键合，它更接近于焊接而非封装。将两片晶圆（或一片晶圆与一个芯片）精确对准，压在一起，并缓慢加热。在退火过程中，两片氧化物表面之间形成共价键，融合成一个单一的介电层，同时各自表面的铜焊盘相互扩展并融合成连续的金属。结果是在堆叠的芯片之间形成了一片垂直连接。在当今一些最先进的商用逻辑芯片中，这些连接间距约为10微米，即每100平方毫米少于100万个垂直连接。

真正的设计问题是，在折叠真正开始降低RC（即阻碍和消耗每个信号的电阻和电容）之前，单位面积内应有多少垂直连接。虽然没有封闭形式的答案，但有一个直观的判断是可靠的。典型的逻辑工艺顶层金属间距为720纳米。如果将键合间距与之匹配，面对面的晶圆就可以直接连接顶层金属信号。如果选择更稀疏的间距，这些信号就必须扇出到更稀疏的焊盘——这会增加布线、拥塞和RC成本，而这恰恰是折叠旨在消除的成本。设计空间的探索证实了这一直觉：1.5微米的间距已能支持良好的逻辑折叠，1微米更好，而720纳米将进一步扩大收益。未来，我们期望将键合间距进一步缩小至480纳米，使混合键合焊盘能够连接到较低的金属层，为逻辑折叠提供更大的设计自由度。

我们将混合键合视为晶圆级、跨层器件步骤，而非封装步骤。芯片到晶圆键合是一种芯片处理过程——拾取和放置——从芯片封装工厂演变而来。其精度基线较低，即使经过多年改进，仍停留在微米级别。晶圆到晶圆键合则始于一个不同的世界：晶圆厂处理，其中光刻工具已能将套刻精度控制在几纳米内。这个高精度基线是正确的起点，但键合仍需解决光刻扫描仪从未面临的问题——应力控制、CMP平坦化、清洁、晶圆翘曲、边缘斜率和对准——然后才能实现亚微米间距。在40纳米工艺节点上，我们在麒麟2026中实现了1.5微米的混合键合间距——5000万个垂直互连，其中10%到15%用于传输信号。麒麟2027的硅片已经达到1微米间距和超过1亿个垂直互连。预计在三年内，我们将匹配720纳米的顶层金属间距，实现一比一的传动比，并拥有超过2亿个垂直互连。

有了垂直连接，折叠就可以开始了。华为的工程师检查了麒麟SoC中工作最繁重的模块——NPU、CPU、GPU和DSP——并找出每个模块内部最长、最慢、最耗电的水平路径。然后重新设计每个模块，使其同时占据两层硅片，将这些长距离的水平连接转变为从一个芯片到另一个芯片的短距离垂直跳跃。

在首款依赖逻辑折叠的移动系统级芯片（SoC）麒麟2026上，晶体管密度在一代之间从大约每平方毫米1.55亿个跃升至2.38亿个——提升了55%。这相当于我们过去三年通过几何微缩所取得的增长。

这当然是一个巨大的成果，但直觉告诉我们，功耗密度本应同步攀升。

然而，它却下降了。

与平面工艺的前代产品相比，在相同性能下，麒麟2026在实际基准测试中，NPU功耗降低了66%，GPU降低了58%，性能核心CPU降低了41%。我们在每平方毫米内放入了更多的晶体管，而芯片在单位工作量下的运行温度却更低，而不是更高。

这一结果需要解释，因为它看起来像是违反了怀疑论者所引用的物理学原理。但事实并非如此。这揭示了一个关于芯片功耗真正去向的教训——答案并不在大多数人想当然的地方。

II. 两张功耗账单的故事

在智能手机典型的日常使用中，其芯片以两种方式消耗功率。其一，静态漏电，即即使不进行计算也会损耗的功率，其占比极小。与之相对的动态功耗，即计算过程中损耗的功率，大约占总功耗的90%。

数字电路基本上通过两种方式消耗动态能量。第一种是开关：翻转晶体管栅极，对逻辑门的微小电容进行充放电，以将位从0变为1，再变回来。这是“真正的工作”——计算本身。

第二种是传输信号：对承载这些比特在芯片各部分间传输的长金属导线进行充放电。导线是散布在距离上的电容。信号传输得越远，需要充电的电容就越多，能量随该电容值成比例增加。在动态功耗的教科书公式中：

P=α⋅C⋅V2⋅f(1)P=α⋅C⋅V2⋅f(1)

项C（电容）并非主要由晶体管决定。在先进工艺节点上，它由导线决定。消耗能量的，是互连电容，而非栅极电容。

以下正是让直觉出错的地方：在现代SoC模块中，导线——即传输——通常消耗的能量比栅极——即计算——更多。处理器消耗的大部分功率并非用于“思考”，而是用于“通勤”。

III. 如何用通勤解释你的芯片

试想一个普通办公室职员的每日能量预算。人们容易想当然地认为大部分能量消耗在真正的工作上——会议、电子表格、思考。但事实并非如此。对许多办公室职员来说，一天中最大的能量消耗是通勤：每天两次往返于家和办公室之间的开车或坐火车。在办公室的工作相比之下消耗较少；交通才是大头。

芯片并无不同。栅极负责“思考”，导线负责“通勤”。在大型AI集群中同样如此：超过80%的能量用于移动数据，而非对其进行计算。同样的不平衡，以较温和的形式，存在于每个智能手机SoC内部。

一旦你从这个角度看待功耗，对折叠的热学质疑就被颠覆了。批评者假设将晶体管更紧密地封装在一起必然提高功耗密度，因为他们潜意识里关注的是计算栅极的数量——即“案头工作”。但主导因素是“通勤”。而逻辑折叠做了什么？它把每个人的家都搬到了离办公室更近的地方。

当你将电路折叠成由亚微米间距混合键合焊盘连接的垂直层级时，曾经需要横跨长距离水平导线（数百微米）的信号，现在只需通过几微米外的键合焊盘垂直向下传输。根据我们的经验，折叠路径上的导线长度在典型核心上缩短了20%，在一些关键路径上缩短了高达70%。时钟网络——一些最繁忙、最耗电的导线——缩短程度如此之大，以至于我们将时钟缓冲器数量减少了一半以上。仅在一个处理模块上，折叠就将时钟布线缩短了28%，缓冲器数量从43,600个降至19,000个。

每缩短一根导线，就意味着需要充电的电容减小，因此功率方程中的主导项随之下降。“案头工作”——即实际的开关操作——基本未变，但“通勤”被大幅削减。这就是功耗密度降低的来源。并非因为计算更少，而是因为数据传输更少。

IV. 麒麟2026功耗，逐模块分析

主导智能手机SoC热预算的模块，正是那些传输数据最多的模块：运行AI推理的NPU、进行像素着色的GPU，以及处理信号的DSP。它们发热严重的原因相同：它们是通信密集型的。由于它们在内存、缓冲区和算术单元之间来回穿梭海量数据，其功耗的很大一部分来自“通勤”而非“计算”——而这正是折叠所能攻克的部分。

为了展示每个模块从逻辑折叠中获益多少，我们让折叠芯片与其平面工艺的前代产品麒麟9030 Pro在相同性能下（相同的AI吞吐量、帧率或基准分数）进行对比测试。一个需要较低速度就能完成相同工作的模块，可以在更低电压下运行，从而带来叠加的节能效果。同时，由于同样的硅片也可以全速运行，每个模块的两种模式——与前任匹配的性能，以及全速模式——结果均已报告。以下是硅片对这些模块的报告。

如图1所示，每个图表包含五个子图——性能、频率、电压、归一化功耗和归一化功耗密度——以及三个柱状条：平面工艺的麒麟9030 Pro、同性能下的麒麟2026，以及涡轮模式下的麒麟2026。归一化子图中的虚线表示9030 Pro的基线。折叠后的占地面积是两层堆叠的投影面积——功耗密度正是以此为标准进行测量的。

在批评者最担心堆叠的模块中，NPU 因其密度最高且温度也最高而首当其冲。然而，它却实现了最大的降幅：在相同的 29 TOPS 下，其时钟频率可以降低 63%，电压可以从 0.85V 降至 0.55V。这导致功耗降低了 66%，功耗密度更是惊人地下降了 73%。GPU 紧随其后：在与 Kirin9030 Pro 相同的 61 FPS 下运行，但电压降低了 200mV，功耗下降了 58%。这种差异完全沿着“通勤”的脉络分布：一个模块越并行、越需要大量数据，折叠带来的回报就越大。

DSP 是一个例外，它提供了一个重要的教训：使用逻辑折叠，面积缩小的速度可能快于功耗（图 2）。第一代折叠（麒麟 2026）以降低 25% 的功耗完成相同工作，但功耗密度——即每平方毫米消耗的功率——却上升了 24%，而真正对控制热量起关键作用的正是功耗密度。这种增长的原因很简单：折叠将 DSP 的占地面积缩小了 40%，因此即使其功耗下降，功耗密度仍然攀升。第二代折叠（麒麟 2027）解决了这个问题：我们已经获得了该硅片，并测得其功耗密度低于平面工艺原版，同时功耗降低了 47%。换言之，密度是一个设计输出，而非宿命。

CPU 性能核心从折叠中获益匪浅——在 HNX 基准测试中，以低 9% 的时钟频率和低 200mV 的供电电压匹配了其前代产品的分数，功耗降低了 41%。但其功耗密度的节省在这些热模块中是最不起眼的。这并非折叠的失败；它暗示了一些重要信息，我们稍后会讨论。

当然，我们不仅关注功耗节省。我们同样让麒麟 2026 的模块全速运行，以观察它们与 9030 Pro 相比能有何种表现。在全力运行时，折叠后的 NPU 可提供 70 TOPS——比其前代产品高出 141%，GPU 的帧率提升 42%，CPU 在 HNX 基准测试中的得分提升 18%；在这些模式下，它们的功耗密度都高于平面工艺的前代芯片。因此，折叠为系统提供了一个平面芯片从未拥有的控制旋钮：根据场景不同，同一个模块既可以成为“吝啬鬼”，也可以成为“纪录打破者”。

V. 平行理论：电路中的 τ 缩放定律与软件中的阿姆达尔定律

缩短“通勤”解释了部分功耗节省，但更多的节省来自于降低电压，因为动态功耗与电压的平方成正比。逻辑折叠通过将电路分为三类来解锁这种降低：真正的串行电路，需要峰值频率和电压；可并行化的电路，将工作分散到许多并行运行的副本上；以及介于两者之间、部分串行部分并行的电路[8]。

绝不妥协的串行电路是少数。绝大多数情况下，现代 SoC 的晶体管服务于第二和第三类电路，即 NPU、GPU 和 DSP，它们之所以消耗大量功率，恰恰是因为它们宽、并行且数据饥渴。CPU 性能核心（大核）是第一类电路中最清晰的代表，因为其单个快速的整数执行线程无法并行化，且必须接近电压和频率曲线的顶端运行。回想一下，折叠在 HNX 基准测试的同性能下仅为其带来了适度的 9% 时钟频率降低——这是线性的“通勤”节省，而非二次方的电压节省。将逻辑折叠应用于低并行度的 CPU 性能核心，需要精心的设计、先进的 EDA 工具链和漫长的验证周期。这是一次系统性的革新，而非权宜之计。尽管麒麟 2026 已取得显著成果，但大部分工作仍在前方，需要在未来三到五年内进行积极、探索性的创新。然而，在通往这些最终成果的道路上，每年都将实现切实且累积的改进。

幸运的是，这些架构上的障碍无需仅由硅片来克服。智能手机拥有一个粗略分析所忽略的优势：深度的硬件-软件协同设计。任务调度器和折叠后的版图并非试图让一个英雄般的大核独自承担所有繁重的工作负载，而是协同优化，在软件中并行化任务，并将其分派到几个小型、高效的核上。这使得大核必须承担的串行工作部分，保持在应用允许的最小范围内。这将工作负载从第一类转移到第二类，即二次方电压杠杆生效的地方。

在这里，两个杠杆结合起来。折叠缩短了导线，同时在同一占地面积内为更多晶体管腾出空间。这些额外的晶体管可以用来创建许多电路副本，这些副本可以并行运行，将工作分散开来，从而使每个副本都能以更低的时钟频率和电压运行。“通勤”论点带来了 C 的线性节省，而并行性论点则带来了 V² 的二次方节省。

折叠后的 NPU 就是一个典型例子。其前代产品包括一个大核和两个能效核，而折叠带来的晶体管盈余则用于支付四个大核。更宽泛的阵列在 0.7V 电压下提供 70 TOPS——远低于其前代产品在提供不到一半性能时所需的 0.85V。更多硬件，更温和地运行，却完成更多工作：二次方杠杆，完全按照公式的预测工作。

这就是为什么一个密度更高的芯片却消耗更少功率的原因。需要高电压的串行工作占比很小，不足以主导功耗预算；其他所有部分——绝大多数的并行部分——被折叠得更宽，时钟设置得更温和，并在更低电压下运行。

这种设计镜像了吉恩·阿姆达尔著名的洞见：程序的串行部分限制了并行性所能带来的收益。阿姆达尔定律是关于软件的。而逻辑折叠揭示的是其硬件孪生兄弟：硅片的串行部分很小，因此芯片的大部分可以用速度换取并行性。它们如同双星——一个支配着代码中的算法，另一个支配着电路中的延迟与能量，构成了系统-技术协同优化（STCO）的理论基石。

VI. 设计消除热点

尽管我们通过逻辑折叠实现了诸多功耗节省，但人们仍可能争辩说我们会有热问题。堆叠两层忙碌开关的晶体管会集中热量，因为底层产生的热量必须穿过顶层材料才能散发。

我们认为批评者瞄准了错误的指标。关键不在于热量本身，而在于热密度，再深入一层，在于晶体管的结温——这才是真正决定速度、漏电和可靠性的指标。芯片失效并非因为耗散了特定数量的瓦特，而是因为某个晶体管结温超过了其工作温度极限。所有值得讨论的热学论点，最终都是关于这个结温的。

有两件事可以将其控制在可控范围内。首先，折叠降低了热源处的热密度：在相同性能下，总功率确实下降了，而且减少的功率分布在了多个有源硅层上，而非一个密集的平面。这实现了更低的瓦特/立方毫米，而热密度正是决定结温高低的关键。

其次，剩余的热量得到了管理。由于折叠缩小了 NPU 和其他热模块的占地面积，就有了空间让热量在垂直向上传输到表面前，先水平扩散开来，从而消除局部热点并降低结温。适度的垂直温度梯度（底层比顶层高几度）被作为设计参数加以预算，方法是将最热的模块放置在热量最容易散发的位置。真正的敌人不是平均温度，而是局部热点，即结温远高于其邻居的位置。当设计工具主动在层级间交错排列热逻辑和冷逻辑，防止热点直接相互堆叠时，折叠就赢得了其热学裕量。

这就是为什么我们的麒麟 2026 实现方案刻意保守：折叠选择性地应用于获益最大的关键路径，并采用热感知布局，而非盲目堆叠所有东西。按照这种方式——降低热密度、水平扩散、预算垂直梯度并消除热点——结温便能保持在其窗口之内。

VII. 西西弗斯，但山坡通向某处

以最终胜利的口吻结束将是不诚实的。

τ 是一个时间缩放定律，而非能量定律。一个运行得更快但消耗更多功率的折叠系统并不违反任何时间缩放原理——但它会在午饭前耗尽你的电池。麒麟芯片运行温度更低，是因为我们有意识地将折叠所赢得的时间裕量用于降低电压和功耗。这种权衡是一门配套学科，而非定律的免费馈赠。

能以三分之一的功耗完成其前代工作的折叠 NPU，同样可以超越其前代 141%，从而超过其功耗密度。物理学允许这两种设置；是工程纪律选择了温度更低的那一种。这是我们计划在每一代新芯片中都做出的选择。

折叠后的 CPU 刻意保守，仅针对关键路径。然而，它已能在今年将性能核心频率恢复到 3.1GHz。要在未来三到五年内释放逻辑折叠的全部潜力，需要全行业范围的积极创新——扩展设计空间、缩小混合键合间距、集成较低金属层的 TSV、垂直堆叠更多层级等等。逻辑折叠将为麒麟 CPU 核心频率达到 5GHz 及以上铺平道路。这一路线图是可行且经济上可行的。

在神话中，西西弗斯被罚将巨石推上山坡，却只能看着它滚下，然后重新开始。τ 缩放定律下的工程学也共享这种节奏：折叠芯片，赢得时间裕量，将其用于降低功耗——然后下一代到来，巨石重新开始滚动。上述提出的折叠布线并非逃离那个循环；它是下一次推动。我们的故事与神话分道扬镳之处在于，这个山坡通向某个地方：每个循环都会留下一款计算更多、消耗更少的芯片，而累积的距离正是业界所称的进步。工作永无止境——这不是定律的弱点，而是工作说明书。并且，你必须想象这些工程师是快乐的。

VIII. 更冷静才是前进之路

但热量——这个每个人首先想到的反对理由——结果却建立在对芯片能量消耗方式的误解之上。担忧只计算了“案头工作”。物理学却由“通勤”主导。逻辑折叠缩短了“通勤”，同时降低了时间常数 τ 和能量，因为距离会同时消耗两者。

我们能预见的 τ 的每一种未来，其成败都取决于功耗。时间裕量是工具；能量是奖品。这个定律的下一个十年，其评判标准将不是折叠堆栈能跑多快，而是它们在运行时燃烧得有多小。

那个本应熔化的 τ 芯片，结果却运行得更冷静——并非因为折叠，而是恰恰因为折叠。τ（韬），最终，其削减的维度不止一个。

本文系观察者网独家稿件，未经授权，不得转载。