国产首款三维芯片设计工具发布，打破商用空白

9月1日，在2026 IDAS设计自动化产业峰会期间，国内数字EDA/IP企业合见工软一口气发布了多款自研新品，其中最受关注的是国内首款三维芯片物理设计工具UniVista 3DIC Designer。这款工具直接填补了国产商用级3DIC物理设计工具的空白，为AI等算力芯片提供了自主可控的三维设计底座。

为什么三维芯片设计工具这么重要？

传统2D芯片设计在性能、功耗、面积上已经逼近物理极限。三维芯片通过逻辑折叠技术，把电路在垂直方向堆叠起来，相当于把平面城市改造成立体城市，单位面积能塞进更多晶体管。但问题在于，当前主流的3D封装EDA解决方案，基本都是针对2.5D的传统平面工具扩展而来，只能完成粗粒度的芯粒分层堆叠，主要面向芯粒、中介层、硅桥、HBM集成。真正面向逻辑折叠所需要的单元级原生3D全局协同工具，全球范围内仍处于早期原型阶段。

合见工软此次推出的UniVista 3DIC Designer，宣称是国内首款自主知识产权的基于原生三维重构的创新EDA工具。它的底层架构专为逻辑折叠、混合键合（Hybrid Bonding）场景重构，打破了传统3D分层割裂的设计范式，为释放逻辑折叠技术潜力提供了工具支撑。

五大差异化优势，解决三维芯片设计痛点

据合见工软官方介绍，UniVista 3DIC Designer具备五大差异化核心优势，每一项都直指三维芯片设计中的具体工程难题：

• 智能架构探索与自动化分区：可面向10亿门级超大规模设计开展模块级、标准器件级混合自动网表分区，支持最小可行面积与最优堆叠方案的设计空间探索，同时兼顾Die内及Die间可布线性，规避后期布线拥塞问题。
• 自动化跨Die物理设计与对齐：能够完成TSV、HBV高密度互连资源的自动分配与放置，支撑跨Die电压域自动对齐，并开展供电网络协同规划，保障多层裸片互连供电方案的完整性与合理性。
• 目标驱动优化与3D协同放置：围绕拥塞、线长、时序、面积、热功耗多维度并行优化，动态消除局部布线拥塞，探索全局最小化跨Die互连线总长，优先缩短关键路径跨Die距离，均衡各层裸片资源占用，结合功耗密度与热感知策略防止出现局部热点。
• 自动化3D时序闭合：可自动生成跨Die时序约束与时序预算，一键输出复杂场景跨Die SDC文件，搭建稳定可靠的跨Die时序边界，实现多Die之间时序协同收敛，解决三维集成时序收敛难题。
• 突破传统CPU引擎计算性能与设计TAT：打破传统单核CPU算力瓶颈，采用深度调优的CPU+GPU异构并行计算架构，兼容分布式集群多任务调度机制，大幅提升超大规模三维芯片设计的运算处理效率。

逻辑折叠规模化落地的关键一步

这套工具聚焦于2-die/3-die逻辑折叠、多裸片异构堆叠等前沿架构，融合了自动化智能分区、跨Die多目标优化驱动、物理场感知放置、CPU/GPU异构并行加速技术。设计团队可以在超短周期内实现时序（Performance）、功耗（Power）、面积（Area）、热分布（Thermal）的全局平衡，完成从RTL/网表输入到相应最优3DIC架构的无缝闭环交付，缩短先进封装与三维芯片的上市周期。

依托原生真三维布局架构与GPU并行加速技术，UniVista 3DIC Designer解决了超大容量网表处理卡顿、跨裸片时序/布线/热密度多维度无法同步收敛、垂直HBV互连约束难以平衡、多层堆叠易出现局部热点、上下裸片面积失衡、总线长过高拖累PPA指标等工程难题，让依托成熟产线的逻辑折叠技术规模化落地成为可能。

同步补齐国产EDA后端ECO能力

除了三维芯片设计工具，合见工软还发布了国产先进工艺节点收敛工具UniVista NodeClosure。这款产品补齐了国产数字EDA后端ECO（工程指令变更，Engineering Change Order）的核心能力，面向先进工艺设计提供一站式敏捷设计收敛平台。

ECO是数字芯片后端物理设计的核心环节，也是流片交付必不可少的工具。在布局布线完成、时序与版图基本收敛、临近流片时，它无需重启综合、布局布线完整流程，采用局部微创方式修复时序违例、逻辑缺陷、物理规则问题，以短周期、低改动风险完成芯片收尾优化，避免全流程返工造成时间与成本损失，保障版图达到流片要求。

UniVista NodeClosure围绕人工智能、HPC等高性能芯片的严苛需求，采用物理感知增量优化架构，打破传统工具瓶颈、减少迭代次数，既能帮助设计团队在紧凑周期内完成设计收敛，还可赋能国产晶圆厂，落地各类定制化设计规则，提升芯片量产良率。

从三维芯片设计工具到后端ECO收敛工具，合见工软这次的产品矩阵，正在把国产EDA的版图从平面延伸到立体空间。对于依赖先进封装和三维芯片的算力芯片开发者来说，这可能是今年最值得关注的一次工具链升级。