跳出GPU路线，清微智能的可重构“破局”之路

当大模型参数规模从百亿级跃迁至万亿级，算力需求正以指数级速度膨胀。然而，先进制程的外部封锁、HBM供应的持续紧张、传统GPGPU架构能效比逼近天花板——三重压力之下，中国AI芯片产业正站在一个关键的十字路口：是继续沿着既定路线追赶，还是另辟蹊径，从架构底层重新定义算力？

在2026世界人工智能大会（WAIC）上，清微智能给出了自己的答案。以“三大生态·四维破局·算网筑基”为主题，这家成立于2018年的可重构芯片企业，携可重构3.0技术、REX81 Supernode 4096超节点系统、自研RAISA软件栈等悉数亮相，并通过太空智能体、AI探矿、EDA验证等六大落地场景，完整呈现了一条区别于传统GPGPU的技术路线。

展会期间，清微智能副总裁陈逸伦接受了半导体行业观察专访，围绕可重构数据流架构、三维存算融合、算力网格互连等核心技术，以及国产算力生态建设与商业化落地，进行了深度分享。

以架构补工艺：把晶体管利用率从40%推向70%

“先进制程受限的背景下，不能只依赖工艺突破，而应通过架构创新来弥补工艺代差。”陈逸伦在采访中抛出了清微智能的核心理念——以架构补工艺。

这一理念的背后，是对传统GPGPU架构本质缺陷的深刻洞察。在通用GPU中，大量晶体管面积被指令调度、分支预测、调度控制等非计算逻辑所占用，真正用于有效计算的比例有限。清微智能的可重构数据流架构，彻底取消了指令驱动机制，转而由数据流直接驱动计算执行，无需取指、译码、调度等中间环节。

“原本被指令控制逻辑占用的晶体管资源全部释放给了计算，这就是晶体管有效利用率从传统架构的40%提升至70%的根本原因。”陈逸伦解释道。

具体而言，可重构计算阵列不集成指令分发、分支预测等控制逻辑单元，既消除了控制逻辑带来的额外能耗，又显著缩减了非计算逻辑的芯片面积占用。同时，中间数据在计算单元间直接传递，有效减少数据重复搬移与访存频次，进一步降低访存功耗。这意味着在同样的制程节点下，芯片能够输出更高的有效算力，达到行业领先的能效比。

更重要的是，可重构架构并非以牺牲灵活性为代价换取高性能。阵列具备运行时动态重构能力，可根据不同算法逻辑实时重组硬件执行路径——既具备专用芯片的高性能，又不像DSA（特定领域架构）那样被固定在某一种算法上，能够适应大模型的快速迭代。

“高能效、高灵活性、低依赖，这是可重构数据流架构的三大核心优势。”陈逸伦总结道，“正是因为晶体管利用率的提升，清微智能在不依赖国际先进制程、高带宽存储器及高端交换机的前提下，产品性能仍能达到行业领先水平。”

在技术体系上，清微智能构建了单元级、芯片级、系统级的三级协同体系：可重构计算阵列实现单元级的高能效与高灵活性，三维存算融合在芯片级打破存储墙瓶颈，算力网格在系统级实现大规模集群的高效互联。这一三级体系，正是“以架构补工艺”理念的系统性实践。

值得关注的是，这条路线正在获得全球行业的验证。英伟达收购Groq核心技术并推出LPU芯片、谷歌TPU持续演进——数据流架构正从边缘走向主流。“数年前选择的技术路线正在被证明是正确的方向，”陈逸伦表示，差异化竞争不是另起炉灶，而是走出一条属于中国自己的算力技术路线。

以集成超制程：3.5D堆叠，从单车道到四车道

如果说可重构计算阵列解决的是“效率墙”的问题，那么三维存算融合技术瞄准的则是AI计算的另一座大山——存储墙。

本次WAIC上，清微智能首秀的TX82可重构3D芯片成为全场焦点之一。该芯片基于可重构3.0架构，由一颗逻辑芯片与四颗存储芯片组成，突破性采用3D存算融合+四芯Chiplet集成技术。陈逸伦用了一个非常形象的比喻：“3D芯片相当于把原来二维平面的连接变成三维连接，相当于从单车道变成了四车道。”

3D存算融合+四芯Chiplet集成技术也被清微智能称为3.5D封装方案。要理解这一封装方案，首先需要厘清业界三种封装路线的区别：

• 2.5D封装：计算芯片和存储芯片并排放置于中介层上，本质是“边-边”互连，带宽受限于中介层布线密度；

• 3D封装：计算与存储垂直堆叠，通过混合键合与TSV工艺实现“面-面”互连，带宽实现维度级跃升；

• 3.5D封装：融合2.5D平面扩展与3D垂直堆叠，通过Chiplet异构集成，将多颗计算芯粒与存储芯粒在平面与垂直空间内紧密组合。

“3.5D本质上是Chiplet与三维存算融合的异构集成技术路线，”陈逸伦进一步阐释，三维存算融合将计算与存储垂直堆叠，开辟了垂直方向的数据传输通路，将传统平面数据流升级为立体数据流计算架构。

计算单元与存储单元之间的数据交互不再需要经过长距离的平面走线，传输延迟和功耗大幅降低。同时，计算单元与存储单元实现了深度绑定，增强了数据本地化处理能力，从根本上缓解了“存储墙”的瓶颈。

鲜为人知的是，清微智能从2019年就开始布局三维存算融合技术线。“当时国内相关设备和工程条件尚不完备，这一方向曾被认为过于前瞻，”陈逸伦回忆道，“但我们的判断是：当单纯依靠制程缩放来提升性能的空间越来越小，三维集成将成为突破存储墙、提升访存带宽的必然路径。”

如今，这一前瞻性布局已进入收获期。清微智能已形成从3D到3.5D的技术迭代路径，三维存算融合将作为其云端芯片的标配能力。TX82的亮相，正是这一技术路线从实验室走向量产的关键里程碑。

以系统聚算力：4K超节点背后，互连成本直降90%

单颗芯片的性能再强，也无法满足大模型训练对千卡、万卡级集群的需求。如何将海量芯片高效地连接起来，是AI算力系统级的核心挑战——这也是清微智能四维破局中的第三维：以系统聚算力。

本次WAIC展台上，REX81 Supernode国产4K超节点系统无疑是最具视觉冲击力的展品之一。这套系统通过自研互连技术将4096颗可重构芯片直连，总算力突破每秒500千万亿次，而互连成本较国外同类方案降低了90%。

“90%这个数字背后，是我们自研的算力网格互连技术体系，核心是无交换机直连架构。”陈逸伦介绍道。

传统大规模智算集群中，芯片之间的通信需要经过多层交换机和网络设备。交换机不仅成本昂贵，而且会带来额外的延迟和功耗。清微智能的方案是通过芯片原生直连通道，在芯片之间建立直接的数据通路，无需交换机转发。

具体技术层面，清微智能自研了覆盖物理层至协议层的TSMLink技术，以芯片原生直连通道与片上分布式路由引擎为硬件底座，采用Scale-up与Scale-out融合架构，统一兼容消息语义与内存语义，硬件原生支持Gather、Scatter、Reduce等集合通信原语。

在此基础上，清微智能构建了芯片间、服务器间、机柜间三级统一的无交换机直连互连结构，可实现千卡至万卡级集群的线性扩展。同时，自研的Torus-X技术可灵活适配Mesh、Torus、Dragonfly等多种互连拓扑，满足大模型在不同并行策略下的差异化通信需求。

“互连成本降低90%，不仅体现在初期建设成本的节省，更重要的是运营期的电力消耗和网络运维费用同步下降，”陈逸伦强调，“同时，无交换机直连架构还带来了更低的通信延迟和更高的集群稳定性——通过全路径故障隔离与快速恢复机制，有效避免了单点硬件异常导致的集群任务中断。”

从本质上讲，算力网格是将芯片内部的数据流计算能力延伸至系统级，实现从芯片到系统的全域数据流协同。这是可重构数据流架构在系统级的自然延伸，也是清微智能“三级协同体系”的最高层级实现。用陈逸伦的话说：“超节点，就是把众多芯片紧耦合在一起，像一个单一节点一样工作。”

以自主创生态：200+大模型开箱即用的软件底气

硬件决定算力的上限，软件决定算力的下限。对于非GPU架构的AI芯片而言，软件生态不是锦上添花，而是客户能否真正用起来的前提——这也是清微智能“四维破局”的最后一维：以自主创生态。

清微智能的RAISA全栈软件平台是释放可重构硬实力的软钥匙，其目标是让开发者无需重写代码，就能平滑迁移到清微智能的算力平台上。

据了解，RAISA软件栈全面适配PyTorch、vLLM、SGLang等主流AI框架，原生支持Triton并实现了对CUDA的算子级兼容，已支持一千多个主流算子。模型适配方面，清微智能已完成超过200个大模型的适配，包括DeepSeek-V4、智谱GLM-5.2、腾讯混元Hy3等主流模型均实现了Day-0适配。

“客户实测数据显示，使用清微只能芯片相比行业同类方案，整体成本节省了一半、能效比提升三倍。”陈逸伦介绍道。

在社区生态建设上，清微智能作为FlagOS卓越共建单位，深度参与国产AI软件生态和新架构算子库建设。FlagOS社区与RAISA自研软件栈形成合力，共同降低开发者的迁移门槛。

“与CUDA生态相比，我们的软件生态在繁荣度上确实还有差距，这是实事求是。但我们通过兼容主流框架、算子级兼容等方式大幅降低了迁移门槛，开发者社区的深度和广度正在持续投入建设。” 陈逸伦坦诚地表示，

软件生态的成熟度，直接反映在商业化落地上。目前，清微智能产品已在全国多个智算中心及千卡级集群中大规模应用，累计落地及在建算力超过5000 PFLOPS，覆盖北京、河北、江苏、安徽等十余个省区市，并参与内蒙古、新疆等东数西算项目建设，业务覆盖金融、教育、医疗、能源及交通等多个关键垂直领域。

根据IDC统计，清微智能在2025年上半年国内AI加速卡出货量排名第六，正式进入国产算力第一梯队。

从可用到好用：可重构的全场景落地版图

技术的价值最终要靠场景来验证。

本次WAIC上，清微智能展示的六大应用场景——太空智能体、AI探矿、EDA验证、AIGC短剧工厂、智慧政务、数字教育——从部署位置、算力约束、负载特征等维度，完整覆盖了当前AI计算复杂度光谱的极值。

其中最引人注目的，莫过于“上天入地”两大极端场景。

其中，太空智能体是清微智能与东方星链、地卫二空间技术联合研制的全球首个基于可重构芯片架构的太空计算基础设施。太空环境对算力的要求极为苛刻——真空散热、宇宙射线辐射、发射成本按克计价。可重构算力网格的分布式架构恰好适配这些需求：动态切分支持多任务并行，故障自愈实现辐射容错，分批发射支持在轨生长。该项目预计2026年下半年完成全球首次可重构芯片在轨技术验证。

AI探矿方案则是清微智能联合蓝星智探科技有限公司和曜疆人工智能研究院推出的行业应用。地质数据——化探、物探、遥感、钻探记录——高度稀疏、异构、多尺度，可重构架构为稀疏矩阵运算、图遍历、多源数据融合各自定制最优硬件映射，最终实现靶区筛选效率提升100倍，无效钻孔减少20%-40%，勘探周期缩短30%-60%，整体成本降幅达30%-50%。

此外，清微智能与智维创芯联合推出的集成电路设计验证方案也颇具代表性。芯片EDA验证的本质是逻辑推理而非数值计算，可重构架构天然支持并行自动机引擎，将逻辑验证从“软件模拟”升级为“硬件原生加速”，落地后研发效率提升10倍，验证成本同步降低10倍。

这些场景不是随机拼凑的Demo，而是可重构架构在不同负载下的能力验证。从太空辐射到地下矿脉，从逻辑推理到图形渲染，可重构算力正在证明：当AI负载从单一走向多元，算力架构需要重构答案。

三代产品递进，清微智能披露未来路线图

对于未来2-3年的产品规划，陈逸伦向半导体行业观察透露了清微智能“量产一代、开发一代、预研一代”的阶梯式迭代策略。

目前，第一代云端芯片TX81已经规模化量产并广泛应用于商业场景。基于TX81，清微智能打造了从计算模组、REX1032服务器到REX81 Supernode的多形态产品，覆盖从单机推理到万亿参数大模型训练。

第二代云端芯片TX82基于可重构3.0架构，在算力、存储和互连三个维度实现全面升级，采用三维存算融合技术实现显存带宽的量级跃升，并集成升级的算力网格技术——这也是本次WAIC首秀的核心产品。

第三代云端芯片将采用Chiplet+3.5D异构集成技术路线，构建高带宽、低功耗的新一代大算力可重构数据流架构，目标是将芯片性能推向国际领先水平。

更远期的规划中，清微智能也在前瞻性布局晶圆级芯片等前沿半导体演进方向。从可重构1.0到4.0，从TX81到晶圆级芯片，清微智能的产品路线背后始终贯穿着同一个判断：当制程无法解决所有问题，架构就必须承担更多责任。

展望未来，AI训练和推理都会继续快速增长，其中推理会增长得更多，AI芯片也一定会走向多元，过去由GPU主导的格局会发生变化，非GPU芯片会获得越来越大的市场空间。

结语

回看清微智能的发展路径，在国产AI芯片赛道上，清微智能走出了一条与众不同的路。它没有做又一个国产GPU，而是以可重构数据流架构为根基，以三维存算融合和算力网格为干，以RAISA软件栈为枝叶，以行业应用为果实，构建了一棵从底层芯片生长到行业应用的完整技术之树。

当下全国算力一张网建设提速，东数西算工程持续深化，多元复杂的行业算力需求、极端场景的特殊计算诉求，都在呼唤更多原创架构的国产算力方案。清微智能正致力于深耕端边云全场景落地，持续完善技术、产品、应用三大生态，持续充当国家自主可控算力网络的底层铺轨者。

放眼中长期，随着3.5D异构集成芯片与晶圆级前瞻技术逐步落地，可重构算力的能效、集群扩展、场景适配优势将进一步释放。清微智能将深度扎根国家算力基础设施，以底层技术创新支撑千行百业智能化转型，真正构筑不受外部约束、可持续迭代的自主算力底座。

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