2nm双芯加持！“苏妈”放出大杀器，全面超越Vera Rubin？

2026年7月23日，AMD CEO苏姿丰（Lisa Su）在美国旧金山举行的年度AI大会“Advancing AI 2026”上，正式发布了其首个机架式AI系统Helios，补齐了AMD全栈AI基础设施产品线矩阵当中最为关键的一环。

△苏姿丰展示Helios机架当中所囊括的四款AMD芯片

更为关键的是，Helios集成了AMD最新一代的AI加速器Instinct MI455X GPU和第六代“Venice” EPYC CPU，并且这两款芯片还分别是全球首款2nm制程服务器CPU和全球首款2nm AI GPU。此外，AMD自研的Pensando“Salina” DPU和AI NIC芯片Pensando“Vulcano”也被整合到了Helios机架当中，进一步强化了Helios的网络能力。

在这四大自研芯片的加持下，AMD Helios在机架级密度、AI推理性能、总拥有成本（TCO）等诸多方面均实现了对于英伟达最新的Vera Rubin NVL72的全面领先。同时，也提升了AMD在整个Helios机架产品当中的价值含量。

此外，AMD还推出了Physical AI产品矩阵，准备在这一快速发展的新市场与英伟达展开竞争。

一、智能体时代，AI工作负载剧变

苏姿丰首先回顾了AMD近年来在AI领域的强劲发展势头。目前，AMD近几代Instinct GPU和EPYC CPU正大规模地被生产级AI系统部署，覆盖训练、推理及新兴的智能体工作负载，并已获得包括OpenAI、Meta、Anthropic、微软、甲骨文在内的全球领先AI企业采用。

但是当前的AI算力需求正在发生新的变化。虽然大模型参数仍在持续扩大，使得训练所需的算力自2020年以来保持着每年5倍的增长，但是推理所需的算力增速更快，并且在2025年已经与训练持平，2026年推理的算力需求占比已经超过了训练，达到了60%，成为了AI的首要任务。

而推理算力需求爆发主要受益于智能体AI的兴起，驱动了当前每月新增的Token消耗量就已经超过了过去两年的总消耗量。而随着更多、更强大的智能体AI的部署和更多工具的调用，将会带来更多的远超传统推理的算力需求。

AMD也明确指出，AI工作负载正发生根本性转变：从简单的“聊天机器人”进化为能够执行复杂任务的“智能体AI”。这一转变极大地增加了对数据中心CPU的需求。

其核心原因在于，智能体AI的执行模式与以往截然不同，会涉及到：

规划与编排（Planning & Orchestration）：智能体需要将一个复杂任务分解为多个子任务，这需要CPU进行大量的逻辑判断和流程控制。

工具调用（Tool Calling）：智能体需要调用外部API、数据库、代码解释器等工具，每个调用都涉及网络I/O和数据搬运。

多轮推理（Multi-turn Reasoning）：智能体可能需要与环境交互数十轮才能完成任务，每一轮都需要CPU处理上下文和状态。

多智能体协作（Multi-Agent Collaboration）：多个AI智能体可能同时运行，相互通信和协调。

所有这些任务都是CPU密集型的，而不是GPU密集型，因此CPU的性能和吞吐量正成为决定AI工厂效率的关键瓶颈。

苏姿丰也多次强调，随着智能体AI的发展，AI基础设施的架构将由之前以GPU为主，转向CPU与GPU并重。AI服务器内的CPU与GPU的配比，将由原来的1:8转向1:1，这在当前庞大的GPU需求基础上，进一步带来巨大的CPU需求。

与此同时，智能体AI能力的持续增强，也推动Token消耗呈现爆炸式增长。在此背景下，如何以更低成本生成更多Token，已成为行业竞争的另一核心命题。

根据AMD公布的预测数据显示，AI 需求正在推动数据中心 AI 加速器和数据中心CPU的TAM（潜在市场总额）加速增长，预计到2030年将分别达到1.4万亿美元和2200亿美元，5年间的年复合增长率分别为45%和50%。

“我们正从AI回答问题的时代，迈向AI采取行动的时代。这要求CPU和GPU不仅要有更强大的算力，更要在机架级密度和总拥有成本上实现突破。”AMD计算和企业人工智能解决方案副总裁Ravi Kuppuswamy说道。

二、Venice CPU：2nm，最高256核心

为了应对“智能体AI”时代的趋势，AMD推出了全新的第六代EPYC CPU “Venice” ，号称是“全球最好面向云端、企业与AI的服务器CPU”。这也是AMD首次在CPU发布当中将“AI”与云、企业并列，标志着AI已成为AMD CPU战略的第一优先级。

1、四大核心模块全面升级

根据AMD公布的信息来看，Venice CPU的计算核心均基于台积电2nm制程，并延续了“性能核心”（Zen 6）与‘密度核心”（Zen 6c）双轨策略。Zen 6c牺牲了一定的单核频率和缓存，换来了更高的核心密度（每个芯片封装更多核心），适合大规模并行工作负载。Zen 6则追求单核性能最大化，适合对延迟敏感的工作负载。这种“双轨制”让Venice能够覆盖从高频计算到高密度吞吐的完整需求谱系。

具体来说，配备“Zen 6c”核心的Venice CPU最高支持256核/512线程，配备“Zen 6”核心的Venice CPU最高支持96核/192线程，并且还通过3D V-Cache技术带来了高达1152MB的L3缓存。在功耗方面，Venice CPU整体功耗最高600W。

在I/O与平台方面，支持1P/2P配置；最高支持128条PCIe Gen 6通道，每条通道的速率达到64 Gbps，是PCIe Gen 5（32 Gbps）的两倍。这不仅有助于GPU可以从CPU内存中更快地读取数据，并对于CPU-offload推理（将部分模型权重放在CPU内存中）也至关重要；支持CXL 3.1内存扩展；支持第五代Infinity Fabric；新增UPP、UBPS、FAST电源管理技术。

在内存支持方面，最高支持16通道MRDIMM（12,800 MT/s）；最高支持16通道DDR5（8000 MT/s）；24通道LPDDR5X（支持可更换SOCAMM2模块）。

在安全性方面，支持增强型RoT（支持RSA 4K和后量子密码PQC）；物理与旁路攻击防护；FIPS 140-3 Level 1；保密计算；AMD SEV（安全加密虚拟化）Trusted I/O。

从Venice的硬件参数来看，其不仅在计算核心上大幅领先自家的上一代产品和友商的最新一代竞品，在I/O、内存、安全和能效管理上也都实现了代际跨越。

2、四大变体，覆盖不同场景

在本次大会上，AMD披露了Venice CPU的四个不同的变体，旨在精准覆盖从通用计算到各类技术计算的所有场景，均基于台积电2nm制程工艺打造。

EPYC 9006 SP7：是Venice家族的“旗舰”产品，主要面向“AI优先”的数据中心现代化升级。采用“Zen 6c”核心，最高可配置256核心/512线程，最多96核心主频达到了5.0GHz，支持高达 16 通道的内存，兼容运行速度为 12,800 MT/s 的 MRDIMM 内存条，以及运行速度为 8000 MT/s 的标准 DDR5 RDIMM 内存条。

EPYC 9006 SP8：旨在覆盖最广泛的数据中心工作负载，同时通过平衡的计算、内存和I/O资源优化系统经济学。可以说，“平衡”是SP8的关键词，它没有追求绝对的最高核心数或最高内存带宽，而是在性能、功耗、成本和生态兼容性之间寻求最佳平衡点。

SP8的“平衡”体现在，核心数量支持最低8核心到最高128核心；支持8通道内存，每个通道配备两个DIMM插槽，并拥有相同的128条PCIe 6通道。

SP8的目标客户是“传统企业数据中心转型者”——他们需要将现有的x86应用迁移到新一代平台，同时逐步引入AI工作负载。SP8提供了“一次升级，全面支持”的解决方案。

EPYC 9006X SP7 (Venice-X)：专为加速技术计算设计，利用AMD 3D V-Cache技术通过在计算芯片（CCD）上方堆叠额外的SRAM缓存芯片，将L3缓存容量大幅提升至1152 MB，可以加速技术计算等工作流。拥有最高96核心CPU，主频最高5.15GHz，最高支持16通道MRDIMM（12,800 MT/s）。

技术计算工作负载（如EDA电子设计自动化、CFD计算流体力学、结构分析、基因组学等）通常具有数据集巨大（数百GB甚至TB级别）、数据访问模式不规则（难以通过预取优化）、频繁访问的工作集（working set）等特点。在这种情况下，更大的缓存意味着更多的“热数据”可以被保存在离核心最近的缓存中，减少对主内存的访问次数，从而大幅降低延迟、提升性能。

EPYC 9006 LP (Verano)：为下一代机架级AI解决方案打造，专注于提高机架级效率，优化CPU-GPU互联和能效。

具体参数方面，最高支持72核心，主频5GHz，支持LPDDR5x内存，通过Enhanced xGMI技术针对CPU与GPU之间的高速互联进行专门优化，速率可达112Gbps。

3、性能远超英伟达Vera CPU等竞品

根据AMD披露的数据显示，从第一代EPYC（Naples）到第六代EPYC（“Venice”EPYC 9996），9年的时间，其SPECrate整数吞吐量提升了18倍，即平均每年都实现了翻倍。这体现了AMD在架构创新（Zen系列内核持续升级）、制程工艺（从14nm到2nm）和系统设计（内存、I/O同步升级）上的综合努力。

AMD还给出了Venice CPU与英伟达Vera CPU的吞吐量（Throughput）和单核性能对比数据。可以看到，在吞吐量方面，256核心/512线程的Venice CPU的SPECrate 2026 int_base成绩达到了88核心的英伟达Vera CPU的2.2倍；在单核性能方面，96核心版本的Venice CPU（应该拿基于Zen 6性能核的版本来对比）则达到了英伟达Vera CPU的1.2倍。

同样，AMD也将“Venice” EPYC 9996（256核心）与英特尔Xeon 6980P（128核心）、Arm AGI（136核心）进行了对比。在吞吐量方面，EPYC 9996达到了Xeon 6980P的两倍，Arm AGI则只有Xeon 6980P的80%；在单核性能方面，128核心的“Venice” （应该是基于Zen6性能核的版本）达到了Xeon 6980P的1.3倍，Arm AGI则只有Xeon 6980P的70%。

虽然“Venice”在吞吐量和单核性能上的表现都优于竞品，但需要指出的是，“Venice”的600W功耗也是明显高于Xeon 6980P（500W）和Arm AGI（300W）的。

在NoSQL数据库、内存分析、Web服务器、事务数据库等云原生工作负载中，Venice EPYC 9996（256核心）的性能大幅领先于英特尔Xeon 6980P（128核心）、亚马逊Graviton5（192核心）以及AMD上一代的EPYC 9965（192核心）。

在生命科学、量子化学、天气预报等高性能计算（HPC）工作负载中，Venice EPYC 9996（256核心）的表现也同样大幅领先于英特尔Xeon 6980P（128核心）及AMD上一代的EPYC 9965（192核心）。

AMD表示，凭借Venice CPU出色的性能表现，客户可以通过更少的基于Venice CPU的服务器来整合现有基础设施。比如，1000台基于2P Intel Xeon Gold 6258R（28核，2019年发布）的旧服务器，只需要82台基于2P AMD “Venice” EPYC 9996的服务器即可替代。这不仅减少了92%的服务器、减少了占地空间，还减少了最高77%的功耗，五年总拥有成本最高可降低40%。

总结来看，在智能体AI时代，数据中心需要三类服务器，而AMD Venice的一系列产品产品组合能够完整覆盖，并且具有竞争优势。

比如，在传统的通用服务器当中，Venice的性能最高达到了英伟达Vera CPU（88核心）的3.3倍；在AI训练/推理用的GPU服务器的“Host Node”（主机节点，即CPU服务器节点）当中，Venice的前沿模型每秒生成的Token最高达到了英特尔Xeon 6090P和上一代的AMD “Turin” EPYC 9005的1.8倍；在CPU服务器的“沙箱环境”（运行智能体AI的隔离测试环境）中，Venice能够同时运行的智能体数量最高达到了Arm AGI CPU（136核心）的2.8倍。

AMD最后还对比了Venice（256核心版本）72卡机架与英伟达Vera NVL72机架级的CPU核心数量和线程差异：Venice机架提供了总共约49152核心，98304线程，远超后者，这也使得其在智能体AI应用上拥有更好的表现。

AMD强调，“面向智能体时代，我们拥有全球最好的服务器CPU产品组合。AMD EPYC服务器CPU，将助力‘会回答的AI’迈向‘会行动的AI’。”

4、上市时间

“Venice” 9006 SP7：目前已经投产，预计今年四季度开始出货；

“Venice” 9006 SP8：2027年上半年开始出货；

“Venice” 9006X SP7（Venice-X）：2027年下半年开始出货；

“Venice” 9006 LP（Verano）：2027下半年开始出货。

据AMD介绍，微软、Meta、亚马逊、谷歌、甲骨文等云服务大厂都将采用Venice CPU，联想、戴尔、超微电脑、HPE等OEM大厂也都将推出基于Venice CPU的服务器产品。

5、服务器CPU路线图曝光

在本次大会上，AMD曝光了最新的服务器CPU路线图，披露了2028年即将推出的代号为“Florence”的第七代EPYC CPU，将会基于新一代的制程工艺，内核升级为Zen7 / Zen7c，将支持人工智能计算扩展模块，支持下一代的MRDIMM6 LPDDR内存。至于2030年将推出的第八代EPYC CPU，代号为“Ravenna”，内核为“Zen8家族”，其他未知。

二、MI455X GPU：2nm制程，3200亿晶体管

作为本次发布会的另一大核心硬件产品，MI455X GPU也率先采用了台积电2nm制程，是全球首款2nm的AI GPU产品，晶体管数量达到了3200亿颗。同时，MI455X还基于AMD最新的CDNA 5架构，集成了高达432GB的HBM4内存，支持FP4、FP6、FP8等AI数据类型。

1、Chiplet+3D堆叠封装

从整个MI455X GPU芯片的架构来看，其由多个芯粒通过3D堆叠而成，包括2个台积电N3P制程的 Fabric and Cache Die、2个台积电N3P制程的I/O Die、8个台积电2nm制程Accelerator Complex Die和12个HBM4。

在这个3D堆叠架构中，XCD（计算芯粒）位于FCD（Fabric Cache Die，结构缓存芯粒）的单元上之上，每个FCD包含6个HBM4内存堆叠位点及其对应的缓存。一共有两个这样的FCD，通过中央全局总线互联在一起。芯片的两端分别布置了I/O接口。

在封装技术方面，MI455X采用的基板为有机材质，而非MI355X系列所使用的硅基板。并且，MI455X所用的有机基板中，还嵌入了局部硅桥（Local Silicon Bridges），这种封装技术的演进，使得MI455X能够实现比MI355X更大的芯片规模。

在具体工艺方面，MI455X延续了上一代所使用的3D混合键合（3D Hybrid Bonding）技术，用于构建XCD与SRAM的SoIC模块。I/O Die则通过CoWoS-L封装与FCD实现互联。

这套方案的核心优势在于：可以根据带宽和延迟的不同需求，为架构中不同部分选择最合适的芯粒化策略。具体而言，XCD与L2缓存之间的互联对带宽和延迟要求极高，所以采用3D堆叠来优化；而对于容忍度稍高的I/O部分，则采用2D互联。

2、计算核心原生支持Wave32

MI455X在计算核心架构是全新的CDNA 5，这也是首个原生为Wave32构建的，并且彻底移除了对Wave64的支持。因为Wave32能够降低指令延迟、减少分支发散带来的性能惩罚，同时优化寄存器利用率。

具体而言，WGP（Work Group Processor，工作组处理器）由4个SIMD单元组成，支持Wave32在单周期内完成指令发射。相比之下，上一代架构需要4个周期才能完成Wave64在16个计算单元上的传播。现在，32个线程在32条通道上以单周期发射，每个周期都能启动新指令——这是一个重大的架构变革。

3、全新数据格式与精度支持

在数据格式方面，MI455X全面兼容OCP标准的最新规范。同时支持原有的Block32格式，以及新增的Block16格式，并引入了分数缩放（Fractional Scaling） 能力，有效减少了跨块量化误差。此外，还新增了FP16向量的原生支持以及全新的数据转换指令。

针对Transformer架构中至关重要的注意力（Attention）机制及其归一化运算，MI455X也新增了超越函数运算指令，并将所有现有运算的吞吐能力提升了一倍。

在计算单元规模上，MI455X与MI355X保持一致——256个活跃WGP。FP8和INT4的算力提升至上一代的4倍，FP16/FP8的算力则达到2倍。

4、缓存与内存子系统重构

对比下图MI355X和MI455X的缓存和内存层次结构，可以看到后者有了很大的变化。

MI455X最低层的HBM从HBM3升级到了HBM4，MI355X原本的Infinity Cache在MI455X上被更大的两个96MB全局L2缓存所取代。这样做的一个关键原因是，AMD希望将L2缓存聚合带宽提升到远超双芯片间横截面带宽所能支撑的水平。

这样每个FCD包含一个L2缓存实例。单个L2缓存的带宽是MI355X上单个Infinity Cache的1.5倍，两个L2缓存的聚合带宽则达到MI355X的3倍。 为了实现这一目标，每个L2必须独立工作——所有GPU全局内存地址的引用都在各自所在的FCD上本地缓存。Infinity Fabric负责连接和保持两个L2缓存之间的一致性。

此外，全局原子操作（Global Atomics）也迁移到了L2缓存中执行，原子操作吞吐率相比上一代有了显著提升。

MI455X还新增了广播机制（Broadcast Arbiter） 。当多个WGP协同完成矩阵运算时，系统会将矩阵列数据以多播方式广播给所有参与的WGP，实现最高4倍的带宽放大。

除此之外，MI455X还增加了WGP的LDS容量和带宽：LDS为320KB，加上64KB的标量数据缓存，总计384KB。VGPR（向量通用寄存器）的容量也大幅扩展——每线程可访问高达1024个寄存器，而MI355X为512个，同时VGPR带宽也翻倍，以匹配更宽的VLSU（向量加载存储单元）和更强的执行能力。

5、系统DMA架构重构

MI455X在DMA子系统上也进行了全新设计。

过去，DMA引擎及其队列是软件可直接调度的单一实现。在MI455X系列中，AMD将其拆分为两部分：前端（Frontend） ，软件可见的队列管理器；后端（Backend），物理地址感知的执行引擎；

这套架构使软件无需关心虚拟地址到物理地址的转换、物理地址在GPU内的布局，以及Scale-up网络地址的映射。DMA后端引擎分布在各个网络链路附近，负责对应地址范围的数据搬运。

程序员提交DMA工作项后，系统会将这些工作在所有DMA后端之间动态负载均衡——基于目标地址所在的链路位置。例如，从本地HBM读取数据并写入另一GPU时，地址会被均衡地分布在各链路上，数据从内存直接拉取到引擎后即可从链路发出，避免了将工作调度到远离目标链路的引擎而造成额外的数据搬运。

此外，这些DMA引擎还能感知Scale-up网络的反压（Back Pressure）和拥塞状况，在分配工作时将网络拥塞程度纳入考量，实现更智能的负载分配。

6、分区模式与虚拟化

MI455X支持灵活的分区模式：

整GPU模式：整个GPU作为一个大型内存域运行，支持细粒度地址跨片访问；

双分区模式：将GPU拆分为两个独立的NUMA域，每个域拥有独立的L2缓存，实现内存引用的本地化，提升效率；

两个分区可独立接收任务，配合NUMA感知的内存分配策略，进一步优化性能。

此外，MI455X还支持虚拟化分区——可将单个GPU划分为1至8个虚拟GPU实例，每个实例享有独立的内存隔离。即便NUMA域配置发生变化，各虚拟机之间的内存隔离依然由硬件保障。这为虚拟化环境中的多租户部署提供了灵活选择。

7、安全与机密计算

在当今AI领域，安全性也是至关重要的。MI455X建立了以硬件信任根（Hardware Root of Trust） 为基础的安全体系，包括可信固件、安全启动、设备身份认证和安全通信机制，构筑了可信的计算基座。

在此之上，MI455X实现了机密计算（Confidential Computing） 能力，能够在模型执行期间保护模型权重、激活值、Prompt提示词、KV Cache和输出结果，并提供强租户隔离。

在机架级层面，通过虚拟Pod（Virtual Pods） 概念实现Scale-up域的隔离——在单个Scale-up域内，可将GPU划分为多个虚拟Pod，每个Pod拥有独立的计算、内存和网络资源，彼此完全隔离。

最终效果是，AMD将机密计算能力从单个GPU扩展到了整个机架，构建起端到端的可信安全AI基础设施。

8、硬件指标及性能全面超越Rubin GPU

从硬件指标来看，相比前代MI355X，MI455X在HBM容量上提升至1.5倍；内存带宽达到23.3 TB/s，提升至2.9倍；峰值MXFP8算力达20 PFLOPS，MXFP4算力达40 PFLOPS，两项指标均达到了MI355X的4倍。

MI455X所搭配的HBM4容量相比英伟达最新推出的Rubin GPU的288GB高出了50%，FP8算力也优于Rubin GPU的17.5 PFLOPS。

根据AMD公布的数据显示，MI455X的吞吐量（Throughput，Token/秒/用户）最高可达MI355X的34倍，每单位Token的成本最低只有MI355X的1/18。

显然，MI455X可以给客户带来更高的Token产出和更低的运营成本。

9、MI500系列GPU曝光：AI性能相比MI300X提升1000倍

在此次大会上，AMD还首次曝光了下一代的MI500系列GPU的部分信息。据介绍，MI500系列将基于全新的CDNA6内核，集成下一代的HBM4e内存，拥有旗舰级GPU Scale Up扩展域，支持铜互连与光互连技术。

从AMD披露各代AI加速器的AI性能走势图来看，MI500的AI性能相比2023年的MI300X将会带来超过2000倍的提升，如果与当前的MI455X相比，MI500的AI性能可能大幅提升了接近3倍，这是过去任何一代产品都不曾有过的重大提升。

虽然，AMD虽然没有解释MI500系列的AI性能为何能够有如此之大的提升，但猜测可能是得益于CDNA6内核的重大升级、制程工艺的提升以及软件的升级优化等

三、Helios机架系统：挑战英伟达Vera Rubin

作为本次大会的最重磅的产品，AMD的首款机架级（Rack-Scale）AI系统Helios引发了业界的极大关注，这也是AMD从芯片供应商向全栈AI基础设施提供商转型的关键一步。

Helios在一个机架中集成了72颗最新的MI455X GPU、18颗第六代EPYC Venice CPU，搭载总计31TB HBM4内存（拥有1.7PB/s内存带宽），可提供高达2.9 Exaflops FP4算力和1.4 Exaflops FP8算力。

AMD表示，相比英伟达最新的AI机架系统Vera Rubin NVL72，AMD Helio系统不仅AI算力高出了15%，HBM容量也大了50%，Scale Out网络带宽也高出了50%。

在整体的机架级性能表现上，AMD Helios系统的单位GPU和成本下的Token吞吐量要比英伟达Vera Rubin NVL72高出10%-15%。

1、AMD Helios架构详解

需要指出的是，传统AI机架本质上是多台独立的8路GPU服务器通过Scale-out网络互联。每台服务器拥有自己的内存，通过Scale-out网络与其他服务器通信——通常经过多跳网络，引入了延迟、拥塞和局部性约束。

AMD Helios不是9台独立的8路GPU服务器拼凑成72 GPU集群，而是一个统一的72 GPU系统，共享31 TB HBM内存，通过UALoE（Ultra Accelerator Link over Ethernet）互联，提供约260 TB/s的Scale-up聚合带宽，将计算、存储和内存资源紧密连接，形成一个高可用、高可靠的机架级系统。AMD Fabric Manager作为规模网络的编排器，负责实现快速的投产时间和运营卓越性，并隔离故障域。

同样重要的是，Helio的多平面（Multi-Plane）架构提供了出色的容错能力——当某条链路或交换机发生故障时，工作负载无需终止，只需迁移到可用域继续执行。虽然带宽可能有所损失，但作业不会丢失。

具体来说，Helios基于开放的工业标准——ORv3（Open Rack v3） 机架规格，宽1.2米、深1.3米、高44OU，是标准ORv3机架（约600mm宽）的两倍宽度。

每个机架包含：18个计算托盘、6个交换机托盘，通过机架后部的4个可维护线缆盒互联，线缆盒全部采用铜缆布线，从计算托盘直连各交换机托盘。每个托盘都支持盲插快断接头（Blind-mate Quick Disconnects），可以简化部署和维护。

其中，每个计算托盘为1U液冷机箱，重约等于约170磅。内部包含4个MI455X GPU和1个AMD Venice CPU（SP7平台，最高256核心），每个GPU支持36个UAL链路，每链路双向200 Gb/s，单GPU Scale-up带宽3.6 TB/s，全托盘合计144个UAL链路连接至线缆盒。CPU与GPU之间通过xGMI互联，速率256 Gb/s。与传统GPU服务器中CPU仅作为PCIe主机不同，Venice CPU实际参与统一内存域的一致性管理。

每个交换机托盘（Switch Tray）为1OU机箱，搭载2颗Broadcom Tomahawk 6交换芯片。每颗Tomahawk 6支持512个端口 × 100G = 51.2 Tb/s，单颗交换芯片双向带宽21.6 TB/s。6个交换机托盘共12颗交换芯片，可以组成完整的UAL光纤网络。

值得一提的是，在前端网络层面，Helios机架内部还部署了AMD Pensando“Salina” DPU，负责处理安全、存储和网络加速等关键任务。根据AMD提供的数据，其新一代Salina DPU在性能上相较NVIDIA BlueField 3有显著优势，能够释放多达22个CPU核心用于实际业务负载，并支持扩展KV缓存以应对更长的上下文处理需求。

在面向集群规模的横向扩展的Scale-out网络方面，AMD推出了第二代完全可编程的AI NIC——Pensando“Vulcano”。该网卡支持超以太网（Ultra Ethernet）、多机架通信（MRC）和自定义传输协议。据AMD称，Vulcano可为每个GPU提供2.4 Tbps的扩展带宽，并通过多平面和智能数据包分发技术，能够将大型语言模型（LLM）的训练时间缩短13%，同时降低33%的网络成本。

供电和功耗方面，Helio通过机架后部50V液冷母线排（Power Bus Bar）进行供电。整机功耗达225~245 kW（具体依负载而定）。

总结来说，AMD Helios机架采用开放架构设计，支持UALink和UEC等开放标准，旨在为客户提供英伟达私有封闭生态之外的替代选择。

2、单位成本Token产出增加30%，吸引多家大客户下单

更为关键的是，AMD公布的数据还显示，Helios相比英伟达Vera Rubin NVL72，每美元可生成的Token数（Token/$）最多高出30%。这也是AMD在机架级产品上对英伟达发起的最直接、最有力的挑战，不仅“绝对算力”领先，就连客户现在最为看重的“单位成本产出”也是遥遥领先。这或许也是为何Helios

AI技术大厂Anthropic已宣布，将在 AMD Helios 机架式解决方案中部署高达 2 吉瓦的 AMD Instinct MI450 系列 GPU，首批 1 吉瓦的部署将于 2027 年上半年开始。 此外，微软、Meta、OpenAI、Oracle等也计划采用。

3、后续Helios产品路线图曝光

此外，AMD还披露了其Helios机架系统的产品路线图：2027年将会推出Helios 500，基于下一代的“Verano” EPYC CPU、MI500系列GPU、Pensando“Como” AI NIC 和“Monza” DPU；2028年将会推出Helio 600，将基于“Ferrara”EPYC CPU，MI600系列GPU、Pensando“Palma”AI NIC和Levanzo” DPU。

4、AMD与Cerebras达成合作

令人意外的是，在外界看来是AMD竞争对手的Cerebras，今天也现身AMD大会，双方宣布建立技术合作伙伴关系，将共同推出一种全新的解耦式AI推理解决方案，该方案将AMD Helios 机架级解决方案与Cerebras晶圆级引擎相结合，集成到单一推理工作流程中，以实现最佳性能和效率。

AMD Helios 将提供高性能、可扩展的吞吐量引擎。Cerebras 晶圆级引擎技术将提供超快、超低延迟的解码和令牌生成。预计这两个计算引擎协同工作，每瓦每秒令牌数 (T/s/W) 将提升高达 5 倍。

四、推出Physical AI产品矩阵：杀入英伟达“后花园”

AMD认为，AI能力正从数据中心的虚拟空间走向物理世界，机器人、工业自动化、自动驾驶等场景将成为下一轮AI增长的核心驱动力。这一判断也与AMD的硬件基因高度契合。过去20年，AMD在工业、汽车、医疗等嵌入式领域积累了大量实时计算经验，拥有一系列的软硬件解决方案。

值得关注的是，AMD引用了一项针对150多家机器人开发者的调研数据揭示了Physical AI与传统云端AI的关键差异：机器人对延迟、可靠性和确定性有着严苛要求，单纯比拼TOPS数字并不能解决实际工程问题。

对此，AMD在此次大会上正式发布了Ryzen AI Embedded X100系列处理器，以及基于该处理器的一款生产就绪的模块化产品——AMD Kria AI系统级模块(SOM)。

具体来说，Ryzen AI Embedded X100系列处理器拥有16核心的Zen 5 CPU + 最高40核心的RDNA 3.5 GPU + XDNA 2 NPU异构架构，单芯片AI算力最高50 TOPS，相比上一代提升约3倍，明确面向工业自动化、自主系统、人形机器人本体计算等场景。

为了加速X100系列处理器的落地商用，AMD还推出了基于基于X100系列处理器的Kria AI系统级模块(SOM)，这是一款生产就绪的模块化产品，可以帮助客户快速实现产品的开发和上市。根据PPT公布的测试数据：基于Bosch Rexroth控制器的测试显示，X100系列可实现8000次决策/秒(125微秒延迟)，GPU视觉语言模型(VLA)推理延迟低于100毫秒，NPU任务分类延迟小于0.4ms。

AMD还同步推出了Kria AI Robotics Developer Platform，号称“业界首个开放、交钥匙、集成平台”，核心卖点包括：

开源硬件：提供开源底板原理图与FPGA设计，支持从概念到原型仅需数天；

开放软件：软件栈基于ROCm与ROS 2构建，消除供应商锁定；

规模化部署：从原型到量产，Carrier Card搭配Kria AI SOM即可实现。

AMD此次Physical AI产品的发布，可以看作其AI战略从数据中心向物理世界延伸的关键一步。在云端AI训练市场，NVIDIA仍占据绝对主导地位；但在机器人、边缘计算等Physical AI场景，市场格局远未定型。

AMD的差异化策略在于“开放”与“确定性”——前者吸引希望避免供应商锁定的开发者，后者回应机器人在实时性、可靠性方面的刚性需求。加上ROCm软件栈持续优化、ROS 2原生支持，以及Kria SOM这类生产就绪模块的推出，AMD正在构建从云端训练到边缘执行的完整Physical AI闭环。

但挑战同样存在，不仅机器人相关的开发者生态的建设需要时间，而且英伟达近年来在机器人领域投入重资，凭借Jetson平台已积累大量用户。AMD ROCm的迁移成本目前仍是现实门槛。此外，正如AMD在AI工厂领域所面临的局面，硬件性能之外，软件栈成熟度与开发者习惯的迁移，才是更长远的战役。

不过，对于机器人开发者而言，多一个真正可用的开放平台选择，本身就是好事。

五、开发者生态：从“追赶者”到“开放创新”的叙事转变

众所周知，在AI加速市场，英伟达之所以能够占据大部分市场，与其强大的CUDA软件生态密不可分。其他在这个市场的AI加速器厂商只有两个选择，要么想办法去兼容CUDA生态，要么去费时费力地打造自己的生态，但不论选择哪条路线，最为关键的都是“开发者”。

所以，AMD公司副总裁Ramine Roane在关于AMD ROCm软件栈的演讲开篇就定下基调，强调“Relentless focus on Developers”（始终专注于开发者）。

AMD披露的一组数据颇为亮眼：Hugging Face上超过300万个模型可在AMD平台上“开箱即用”，前十大AI开源项目均已原生支持AMD，开源贡献量实现了超过10倍的增长。这些客观的数据直接回应了外界长期以来对AMD软件生态“不好用”的刻板印象。

AMD在此次大会上清晰阐述了其ROCm软件栈的核心战略：以开源社区驱动快速迭代，以抽象化层提升开发者生产力。前者比较容易理解，就是融入开源生态，加大对于开源生态的支持；后者则是指ROCm正在向更高层次的抽象演进，让开发者“在每一层级都能编程”，可以充分利用丰富的生态系统。

尽管当前英伟达仍占据数据中心GPU市场超过95%的份额，但AMD正在以软件兼容性和性价比逐步撬动客户。据AMD财报显示，其2026年第一季度数据中心营收达58亿美元，同比增长57%。

AMD在此次大会还重点介绍了FlyDSL——一种在Python中实现GPU编程的新方案，核心卖点是“聚焦算法，而非底层GPU编程”。这一工具旨在降低开发者上手AMD硬件的门槛，是其ROCm软件栈“抽象化提升生产力”战略的具体落地。

本次大会最重磅的软件发布当属ROCm.AI平台。这并非单一工具，而是一个涵盖AI辅助编程、自动化优化和底层运行时支持的完整平台。

ROCm.AI平台核心架构分为三层：

AI Skills层：将Claude、Codex、Cursor、Gemini等主流AI编程助手深度集成，使其成为“ROCm超级用户”；

AI Assisted Optimization层：名为“Hyperloom”的自动化优化工具，能够在"无人干预"的情况下完成代码和内核的优化工作；

ROCm Core层：底层的编译器、工具、库和框架集成，包括vLLM、SGL等关键组件。

这一布局表明，AMD正试图通过将AI能力注入开发工具链本身来弥补其在开发者生态成熟度上与英伟达的差距。

其中，Hyperloom是ROCm.AI平台中最具突破性的智能体优化工具，其闭环流程为：建立性能基线 → 分析定位瓶颈 → 调优服务配置 → 生成与重写GPU内核 → 验证性能提升。这一“智能体优化”理念的实际价值在于：将大量繁琐的性能调优工作自动化，极大降低了在AMD平台上获得最优性能的专业门槛。

在推理场景中，ROCm.AI针对并行调度、内存管理（分页注意力、KV Cache量化）和内核（MHA预填、MLA解码）进行了专项优化；在训练场景中，则覆盖了流水线并行、分片数据并行、激活检查点、FP8混合精度等关键技术。

在ROCm.AI的加持之下，刚推出的MI455X就能够实现对于众多大模型的“Day 0”支持。

ROCm.AI还能够帮助开发者更快地利用硬件的性能，当前MI450X相比MI355X的MLA解码（FP8）性能提升到了3.8倍；FP4算力提升到了3.3倍；Scale-Up网络带宽提升到了3.5倍；Scale-Out网络带宽提升到了2倍。值得注意的是，这些是“实测”数据，而非理论峰值。

AMD强调“软件速度优势正转化为性能领导力”，并称“性能每周都在提升”——这无疑是在向外界传递“AMD的软件优化正在加速”的信号。

为了打破CUDA的生态壁垒，AMD还在ROCm上大力推进SPIR-V中间语言支持，旨在实现“一次编译，多GPU运行”，并推出“ROCm认证工程师”计划以降低开发者的迁移门槛。

需要强调的是，AMD ROCm软件栈是一套面向所有AMD设备的软件栈，AMD的理念是“One Software Stack. Every AMD Device.”（一个软件栈，覆盖所有AMD设备）。

为了助力开发者开发端侧AI应用，AMD还在本次大会上还推出了全新的面向开发者的个人AI推理工作站“Gorgon Halo”。它在外观上与初代版本相近，将配备 Ryzen AI Max+ 495 处理器、192GB 统一内存、Wi-Fi 7、2TB PCIe 4.0 SSD，并可选配 Windows 11 或 Linux 操作系统，支持3000亿参数的大模型端侧运行。

小结：

如果说十年前AMD和英伟达还只是在显卡这一并不大的市场上为数不多的竞争对手，那么到了2026年的今天，在AI的驱动下，他们的产品线又开始在数据中心GPU、服务器CPU、PC处理器、物理AI等众多战场全面交火。

不论是英伟达通过CPU攻入AMD的PC与服务器市场，还是AMD杀入英伟达盘踞已久的利润丰厚的机架级AI系统高地，又或者两家都有在疯狂收购AI相关企业，并大手笔投资自己的AI客户，可以说这两个竞争对手的很多市场策略确实越来越像。

然而，当两家公司的市场和策略几乎重叠时，真正划分阵营的已不再是芯片本身，而是生态的底层。英伟达凭借CUDA构筑起一座封闭而高耸的城堡，软硬一体、深度绑定，开发者一旦进入便难以脱身；AMD则高举开源、开放的大旗，从ROCm到UALink，从SPIR-V到超以太网，试图以“解除供应商锁定”为矛，刺穿对手的护城河。

从当前来看，英伟达的“围墙花园”依然坚固，开发者习惯与迁移成本是AMD难以逾越的壁垒；但长期而言，当AI算力需求从训练走向推理、AI部署从云端下沉到万物，客户对开放、互操作与成本自主的诉求将愈发强烈，而AMD则有可能在这一趋势中迎来巨大机会。

编辑：芯智讯-浪客剑