忆阻器存算一体技术：助力智能计算新飞跃

DeepSeek-R1以671B参数量实现自然语言交互推理的突破，当自动驾驶对实时算力提出越来越苛刻的要求，人工智能的飞速发展正推动算力需求呈指数级增长。然而，传统冯·诺依曼架构下的存算分离模式，正遭遇“存储墙”“功耗墙”和“面积墙”的三重制约。这导致在典型智能处理任务中，数据在存储器与处理器间的频繁搬运消耗了85%的功耗，带来了80%的延时；同时，先进工艺芯片的晶体管密度增长已逼近物理极限，传统算力芯片技术无法支持人工智能的可持续发展。在此背景下，忆阻器存算一体技术凭借“存储与计算融合”的创新范式，成为突破算力瓶颈、引领智能计算新飞跃的重要方向。

技术革新：打破传统架构的三重制约

忆阻器作为继电阻、电容、电感之后的第四种基本电路元件，具有阻值连续调节和尺寸极限微缩的能力，更可以通过基本物理规律实现数据存储与计算的原生融合。这种“器件即算力单元”的特性，从根本上重构了计算架构的底层逻辑，为解决传统架构的固有缺陷提供了全新路径。

在存储与计算的协同模式上，忆阻器存算一体技术实现了本质性突破。传统冯·诺依曼架构中，数据需通过总线在存储单元与计算单元间反复传输，如同在“仓库”与“工厂”间频繁搬运原料，效率低下且能耗高昂。而忆阻器交叉阵列结构可直接利用欧姆定律和基尔霍夫电流定律，在存储阵列内原位完成矩阵乘加运算，这一过程无需数据搬运，并行度可达100%，天然适配人工智能算法的核心计算需求。

在性能提升方面，忆阻器存算一体技术展现出颠覆性优势。清华大学团队研制的忆阻器存算一体芯片，推理能效达到78.4TOPS/W，较14nm CPU提升一个量级；其“片上学习”能耗仅为先进工艺传统芯片的1/35，在图像分类、图像识别等智能任务处理中，能效比英伟达特斯拉V100 GPU提升110倍。这种高能效、高算力的特性，完美契合了边缘计算与云端大数据处理的双重需求，既突破了终端设备的功耗约束，又降低了数据中心的能源消耗。

在集成规模上，该技术已实现关键突破。经过10余年攻关，清华大学团队搭建起覆盖40nm、28nm、22nm等多个节点的忆阻器大规模集成工艺平台，良率高达99.99%，成功研制出集成百兆级忆阻器的算力芯片。通过单片三维集成（M3D）技术，在硅基互补金属氧化物半导体（CMOS）后道工艺垂直堆叠存算功能层，进一步提升了芯片集成度和数据传输效率，为大模型计算提供了硬件基础。

核心突破：从材料到系统的全链条创新

忆阻器存算一体技术的成熟，离不开材料、器件、工艺、架构与软件工具链的跨层次协同创新。在材料与器件层面，清华大学团队通过数百种材料体系筛选，最终选定氧化铪（HfOx）作为核心材料，其与CMOS工艺的良好兼容性为大规模产业化奠定了基础。创新提出的复合叠层器件架构，引入热增强层和铪铝氧叠层结构，成功实现稳定的5比特电导调制特性，解决了多阻态稳定性与可调性的本征矛盾，器件一致性和可靠性达到国际领先水平。

工艺自主化是技术落地的关键保障。清华大学团队打通了从实验室原型到量产工艺的完整技术链条，在国内CMOS产线上完成忆阻器工艺设备集成，开发出15步标准工艺加8步非标准工艺的自主化流程。对比国际同类技术，其28nm工艺已实现量产，12nm工艺研发取得突破，单元密度打破国际纪录，形成境内自主可控的工艺基础，探索出一条后摩尔时代高算力芯片技术发展新途径。

在架构与系统层面，针对模拟计算的误差累积问题，清华大学团队提出混合训练新架构，结合硬件误差感知的片外训练和片上关键层的自适应训练，有效克服了器件波动、阵列寄生等多源误差影响。2020年成功构筑国际首款多阵列忆阻器存算一体系统，首次完成多层卷积神经网络实验验证，充分证明了忆阻器存算一体技术的可行性以及在能效、算力上的优势，成果发表于《自然》杂志；2023年推出全球首颗全系统集成片上学习芯片，可高效完成小车自动追踪、音频分类和图像识别等多种任务，为端侧芯片赋能学习能力，填补了该领域的技术空白，成果发表于《科学》杂志。

基于该多阵列系统，清华大学团队不断完善软件工具链，为技术产业化提供了重要支撑。开发存算一体编译部署工具，通过CIM编译器、算子库和驱动程序的协同，实现了不同结构神经网络与硬件平台的高效适配，支持图像识别、文本分类、目标检测、脑机接口、智能驾驶、具身智能等多场景应用。

产业落地：多场景赋能智能社会发展

忆阻器存算一体技术从实验室逐步走向实际应用，已经在多个垂直领域展现出巨大的产业化潜力。在向量数据库加速领域，28nm忆阻器存算一体向量加速芯片将向量检索速度提升10倍以上，系统成本大幅降低，团队已与多家头部企业深度合作，将该芯片打入国内向量数据库服务器市场。

在显示驱动领域，清华大学团队将忆阻器存储IP导入OLED显示驱动芯片（DDIC），替代传统的SRAM与Flash双片方案。该方案已完成工艺和产线验证，应用于主流屏厂，实测功耗降低33%，成本缩减20%，展现出显著的经济效益和市场竞争力。

面向未来的大模型应用，忆阻器存算一体技术提供了全新解决方案。大模型参数量的爆炸式增长导致存储瓶颈日益凸显，常规SRAM片上存储容量有限，DRAM/HBM成本高昂且数据搬运损耗严重。而忆阻器可在CMOS后段高密度集成，单芯片可实现超过1GB的片上存储，通过架构和工艺创新消除存储墙和功耗墙，为影音内容智能处理、生成式人工智能等大模型应用提供高能效、高算力的硬件支撑。

在边缘计算场景，忆阻器存算一体芯片凭借低功耗、小尺寸的优势，有望赋能智能手机、可穿戴设备、自动驾驶传感器等终端设备。忆阻器存算一体芯片的“片上学习”能力可实现用户隐私保护下的定制化匹配，让终端设备具备自适应学习能力，为智能生活、工业物联网等领域带来颠覆式体验。

未来展望：构建后摩尔时代的算力新生态

忆阻器存算一体技术的发展，不仅是计算硬件的技术革新，更是后摩尔时代算力生态重构的重要开端。当前，该技术仍面临器件一致性提升、三维集成工艺良率优化、软硬件协同深度适配等挑战，需要材料科学、微电子、计算机架构等多学科的持续攻关。

展望未来，随着材料与器件性能的进一步优化，忆阻器的稳定性和一致性将持续提升，支撑更大规模的芯片集成；软硬件协同创新体系的构建，将实现从器件到编译器、指令集、操作系统的全生态覆盖，基于RISC-V指令集的开源生态有望加速产业落地；在应用场景方面，该技术将在端侧推理、自动驾驶、科学计算等领域深度渗透，形成“端-边-云”全场景覆盖的算力网络。

经过10余年的发展，忆阻器存算一体技术已实现从实验室的基础研究到产业化的初步落地，展现出了强大的技术生命力和产业潜力。在全球算力竞争日趋激烈的背景下，这一技术不仅为我国突破高端算力芯片“卡脖子”难题提供了自主创新路径，更将推动智能计算进入高能效、高算力、低延迟的新时代，为数字经济的持续发展注入核心动力。未来，随着产学研协同创新的不断深化，忆阻器存算一体技术必将在全球科技竞争中占据战略制高点，助力人类社会迈向更智能、更高效的未来。

致谢：感谢科技部新技术中心“集成电路前沿领域战略研究”项目及清华大学集成电路高精尖创新中心的支持。

本文刊登于IEEE Spectrum中文版《科技纵览》2026年3月刊。

作者简介

钟潇：清华大学集成电路高精尖创新中心，助理研究员 。

姚鹏：清华大学集成电路学院，副研究员。

AI重构EDA 技术大会（8月18日 上海）欢迎报名参会