北京
2024年2月21日，英特尔在IFS Direct Connect活动中投下了一枚路线图炸弹。一张更新的工艺演进表上，除了已知的Intel 18A，又醒目地出现了Intel 14A，甚至还有一个标注为Intel 14A2的改良节点。首次引入高数值孔径极紫外光刻（High-NA EUV）的14A计划在2028年试产、2029年量产，而14A2则暗示着更紧凑的节奏。同一时期，台积电与三星对1.4nm节点的布局已经公开化，英特尔这一连串动作显然直接瞄准日益逼近的竞争压力。问题是，为什么还要在一个技术世代里紧锣密鼓地推出半代升级？
要理解14A2的位置，先得看18A到14A的演进逻辑。作为第一个导入PowerVia背面供电和GAA环绕栅极晶体管的制程，18A为英特尔在功耗、性能与面积上扳回一局。PowerVia是全球首个将电能传输网络（PDN）全数转移至晶圆背面的设计，正面金属层彻底摆脱供电布线的拖累，信号完整性因此改善。走进14A这一代，背面供电延续下来，定名为“PowerDirect”，晶体管架构则升级为第二代环绕栅极，即“RibbonFET 2”。根据英特尔给出的指标，在相同功耗下14A性能可提升15%至20%，保持同等性能时功耗能降低25%至35%，晶体管密度还能再上浮最多30%。单看这些数字，14A已经是一次重装升级。
然而四周围猎的对手没有放慢脚步。据Wccftech报道，台积电与三星双双推进1.4nm制程，英特尔面对的外部时钟滴答作响。于是Intel 14A2的构思浮出水面，成为在14A底色上的一次急加速。最核心的变化指向最底层的金属互连：将最低金属互连层（M0）的间距从28nm压至21nm。这看似纤细的7nm缩减，却能把晶体管密度继续推高，让同一片硅承载更多逻辑单元。但当M0线条紧挨在一起时，供电网络立刻感受到灼热的电流密度压力。这正是分析关注之处：为背面供电而特化的nTSV（纳米硅通孔）结构，或许难以弹性承载晶体管缩微后猛增的单位面积电流。
为了解决这一矛盾，14A2走上了一条混合路线。设计里仍然把背面供电作为主干的供电网络，但同时在晶圆正面刻意保留并重新规划了一部分金属层，用于担当辅助供电和辅助优化信号传输的双重任务。这种混合供电设计，犹如在原本贯穿整栋楼的主电缆之外，又拉出几根分流线缆，就近补给高负载区域，从而缓解背面nTSV独自扛鼎时所出现的供电压力。当然，代价是布线复杂度再度爬升，时序收敛和多层物理耦合变得更棘手。
至此，从18A的单面供电革命，到14A的PowerDirect延续，再到14A2主动捡回一部分正面供电能力，英特尔在原子尺度上的挪移显露出一种艰难的探索姿态：晶体管密度、供电完整性与制造良率的三角矛盾，在每向前迈出一代时都愈发尖锐。混合方案透出的信号很清晰——当纯背面供电暂时触顶电流密度天花板，需要调用正面资源来分担，哪怕这会让设计复杂度陡增。它并不优雅，却可能是现阶段维系密度优势的务实选择。
如果把视野拉远，14A2的出现本身也反映出代工战场上的紧迫感。英特尔正力图在先进节点上与竞争者对齐节奏，一再调优路线图，本质上是在用密度迭代换取时间窗口。从率先投用背面供电，到RibbonFET架构接连刷新参数，再到引入High-NA EUV并提前铺垫半代升级，每一步都踩在物理极限和技术焦虑的交界线上。这种密集探索，注定充满权衡与临时应变，而混合供电不过是这场极限游戏中的一次公开尝试。
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