AI正在重塑IP全生命周期管理模式

AI正在重塑整个IP（知识产权/芯片IP）的生命周期，从创建与验证，到发现、授权与支持，无一例外。快速演进的AI模型使得灵活的IP架构、健壮的工具链以及更快的部署流程变得不可或缺。与此同时，人类专家在审查、验证和管理AI辅助IP开发方面的作用依然不可替代。

AI已深度嵌入IP开发者的日常工作，涵盖构建、验证、封装、支持和销售可复用设计模块等各个环节。它不仅改变了IP的功能形态，也改变了IP的创建、验证和管理方式，以及IP的发现、授权、复用和长期支持方式。

AI正在帮助团队编写和审查RTL代码、生成测试和文档、更快地调试问题、整理元数据，并让IP更易于被其他工程师发现和采用。但这并不意味着对深厚工程经验的专家判断的需求消失了。开发者仍需理解设计意图、审查AI的输出、补全验证覆盖率，并确保IP对实际流片具有足够的可靠性。

最大的变化在于，IP开发正在从逐项手动完成任务，转变为在技术和商业IP全生命周期中对AI辅助流程进行引导、验证和优化。这一趋势在可定制IP的爆发式增长中体现得尤为明显。

西门子EDA旗下EDA AI与Solido产品负责人Sathishkumar Balasubramanian表示："IP开发的主要瓶颈历来在于从规格到RTL的生成、调整以及验证。我们看到，随着所有AI创新——尤其是智能体AI的发展——大量创新正在发生在RTL代码生成以及调试和验证的加速上。因此，我们看到越来越多不同形态的IP出现，这真正帮助IP供应商在不牺牲资源和时间的前提下，为不同用例定制IP。"

过去，工程师通过在上层添加软件层来走捷径，而现在借助AI，他们可以更快生成更优质的RTL，并在前端完成验证。

Balasubramanian进一步指出："整体趋势是能够用更少的资源和算力提供不同形态的IP。IP层面正在发生越来越多的高级配置，AI使开发者能够轻松调整面向不同目标和应用的方式。这是在前端。AI在后端同样大有助益。目前我们看到大量Chiplet应用出现，而过去我们担心无法混合使用不同工艺节点。AI在这方面提供了帮助，因为在Chiplet设计中，后端工作要复杂得多，涉及芯片布局规划——如何实现商业价值、如何设计IC的凸点阵列。AI正是在这些方面帮助工程师找到更优配置、开发出更好的后端设计，并从封装层面实现更好的实现方案。可以把它看作一个加速器，帮助你把事情做得更快更好。这意味着你可以做出更多IP，还可以将同一IP在基于Chiplet的不同封装方案中复用，从而服务于更多客户。"

IP种类的扩张也带来了新的挑战——如何让每个版本保持最新状态、易于发现、随时可复用。这正是AI开始发挥作用的地方，它不仅是设计加速器，更是IP全生命周期管理的基础设施层。

AI嵌入IP全生命周期管理

AI是IP在整个生命周期中被管理、封装和发现的使能因素，而非简单叠加在现有流程上的工具。

IC Manage首席执行官Dean Drako表示："我们已经加入了大量AI，但现在我们专门针对IP生命周期管理这一组件增加了AI能力，可以自动为工程师保持IP封装及所有相关内容的持续更新。"

在AI出现之前，这是一项繁琐且容易出错的手动工作。Drako说："这关乎系统的生命周期管理部分，目标是在IP流转于不同项目和团队的过程中，始终保持其处于生产就绪状态。借助AI驱动的IP发现能力，系统能找到你需要的IP，并确保它具备正确的内容。"

这些能力共同将AI定位为当今芯片设计中IP健康状况、复用性和可发现性的基础设施层。

验证IP走向AI增强

验证是AI在IP领域最早落地的用例之一。Synopsys产品管理总监Varun Agrawal将AI描述为与VIP并行运行的"第二供应商"，类似于虚拟验证伙伴。他表示："智能体AI可以作为第二个并行供应商，与你的主要供应商协同工作，共同增强你的验证能力。"

当前最显著的影响体现在团队如何将规格转化为有效测试。面对密集的协议规格文档，AI能够帮助解读文档，并自动生成与规格高度相关的测试场景和有效载荷。Agrawal说："我看到的第一个方向是规格关联性。如果有一份规格文档，在编写测试场景时，也许可以自动生成测试场景。合规性如何？在有效载荷生成方面，智能体AI对验证帮助很大——如何快速生成一个与我试图验证的内容高度相关的有效载荷？"

随着芯片规模越来越大、复杂度越来越高，如何搭建验证环境成为另一个关键痛点。Agrawal认为AI正在承担编排角色："我看到AI在组装层面提供的帮助极为显著。现在我的芯片上有1000个组件，如何搭建一套验证基础设施来应对？编排你的验证基础设施，正是AI发挥作用的地方。"

调试和覆盖率收敛是AI的另一个核心应用方向。Agrawal说："AI正在帮助的地方是调试，包括覆盖率目标、根因分析和更快速的调试。"

Synopsys也在内部VIP开发流程中应用同样的理念——读取规格、提出测试计划、生成大量代码，但这些输出仍由资深领域专家审查和精炼。Agrawal表示："我们也把AI当作我们的并行供应商来对待，AI读取规格，给出它的观点和测试计划。然后，拥有20年以上行业经验的专家对其进行审查和补充，再进入代码生成阶段。其中一些代码由AI生成，专家再对其进行验证，确保有正确的里程碑和KPI来保证更高的质量水平。"

AI的高速发展给IP开发团队带来压力

边缘计算的快速扩张带来了更多挑战。在某些垂直市场，AI发展如此之快，以至于连构建底层IP的人员都难以跟上节奏。

Quadric首席营销官Steve Roddy表示："对于客户而言，高效且快速地落地新模型至关重要。大家都迫切希望获取最新最强的模型，并尽快在平台上部署。当模型发生变化——而且你知道它们肯定会变化——新模型能多快落地到目标平台？OEM厂商能自行完成，还是需要找别人移植？"

Chiplet形态的硬化IP带来了额外挑战，尤其是在2.5D封装中，信号传输距离比单片SoC更长，使得功耗与性能成为核心关注点。

SignatureIP首席执行官Purna Mohanty表示："Chiplet必须具备从芯片间到系统间乃至机架间的可扩展性。我们需要确保基础IP在带宽、延迟和功耗方面针对规模进行精细调优，不仅仅是设备数量的问题，还需要从底层进行微架构设计，在功耗、性能和面积之间取得平衡。"

Cadence Tensilica DSP集团总监Amol Borkar指出了这一循环的本质："随着这些应用的涌现，它们对计算提出了更多需求，而计算也意味着功耗。这是一个恶性循环——我们不断改进处理器以提高效率，但效率的提升又催生了对更高要求新应用的需求，从而不得不继续构建新处理器，如此往复。"

编译器与工具链

这种持续的快速迭代将压力从IP模块本身蔓延至整个开发环境。由于AI模型的变化速度快于硅片迭代，编译器和工具链在保持IP可用性、灵活性和竞争力方面变得越来越重要。

Cadence NPU加速器与SDK产品营销总监Jason Lawley表示："客户最重要的模型，往往是他们不愿共享的那个。从客户角度看，有两个重要模型——他们能提供给我们的是次重要的，而他们无法分享的才是最重要的，那是他们的核心竞争力。"

Lawley进一步说："这使得软件和编译器能够接收我们看不到、无法访问的网络，并对其进行编译和降层处理，使其在目标硬件上以最优方式运行，变得极其重要。随着这些模型的演进，编译器必须跟上网络和算子的演化步伐。这既极具挑战性，又极为重要，同时成本极高。"

Roddy强调时效性的重要："没有任何一家下游OEM愿意依赖隔了三层的IP授权方来移植一个新模型。工具必须稳如磐石。拥有数据科学家的汽车公司必须能够自行将其更新的算法高性能部署，无需经历十几层NDA。"

Borkar描述了这种快速迭代有多么令人窒息："模型的变化速度非常快——每天、每小时，甚至每分钟都在变。如果你在关注Hugging Face的更新，可能每隔几个小时就会收到有关新版SLM、VLM或多模态模型变体的邮件。"

这种变化对IP团队造成了沉重压力。Borkar说："新模型每天都在涌现，新的算子层也在不断出现。让整个编译器流程能够映射到你的硬件上，说起来容易做起来难。你是否有应对措施，能够对那些算子或层进行仿真模拟？"

这种迭代压力还意味着，没有任何单一的固定引擎能够处理所有情况，大多数专家都主张采用更加异构和可编程的SoC子系统。Borkar表示："如果回顾几年前，有DSP、NPU、GPU和GPGPU。但似乎没有一颗万能子弹能解决所有问题。我们有NPU，也有DSP。我们面临的挑战是，设计中并非所有内容都在一个模块中运行，通常需要某种异构子系统——比如AI协处理器加NPU再加CPU——来提供消耗网络所需的灵活性。"

Siemens的Balasubramanian还指出了数值格式本身也在变化："随着智能体AI的发展，很多人在尝试调整浮点精度，以在精度和在给定内存条件下处理更多内容之间进行权衡。目前有大量实验正在进行，工作负载在增加，编排更加复杂，未知因素也更多。如果IP开发者在模型更新时改变了浮点精度，IP是否足够灵活以应对，还是需要修改某些非常基础的东西，甚至替换架构？"

Expedera首席科学家Sharad Chole总结道："模型变化速度快慢，是NPU在流水线中位置的函数。靠近传感器的NPU不一定需要频繁更新，但随着数据中心或学术界应用的演进，整个软硬件栈都必须加以支持。我们认为真正的挑战，不是支持新模型本身，而是在保持性能的前提下支持新模型，这要难得多。"

IP商业模式在AI压力下加速演变

AI也在重塑IP的封装和销售方式。

Rambus营销与合作伙伴关系高级总监Raj Uppala表示："在IP授权的经济学层面，首先要考虑的是客户需要向IP供应商支付的授权费，这取决于具体的使用场景。可以把它理解为Netflix模式——根据可以在几台设备上流播、或者账户可以添加几个成员来划分不同等级。IP授权也类似，可以是单次使用许可（在一颗单片芯片上使用IP），也可以是多次使用许可（用于不同项目和芯片）。对于有大量项目正在推进的客户，还可以考虑订阅制模式。"

Uppala还指出，Chiplet设计也在改变传统的单次授权假设："想象一个销量不高的客户，他们可以选择按量支付版税。但反过来，如果有大量出货，销售了数百万套解决方案，则可以选择一次性买断版税，之后无需再担心版税问题。Chiplet是一个新兴议题，它确实带来了一些新挑战。例如，如果在单片IC上使用了单次授权的IP，在Chiplet模式下，可以将同一颗芯片用于不同模块或不同SoC。这实际上构成了多次使用，随着Chiplet日益普及，这些问题都需要得到解决。"

随着IP变得更加可复用、AI辅助程度更高，并深度嵌入各类产品和平台，所有权、控制权、安全性和治理等问题将变得越来越难以与IP本身分开处理。

将专有IP纳入基础模型，也引发了对AI生成代码所有权的追问，这需要合同保障和技术防护措施。Arm AI产品管理总监Ronan Naughton指出："人们对私有智能体的兴趣，很大程度上源于对隐私和自身数据控制权的重视。这意味着安全必须贯穿整个软件栈，而不仅仅是SoC。Arm从一开始就将安全设计融入核心，随着数据在云端与边缘之间来回流动，保护这一交接过程将至关重要。所有制造商、OEM和合作伙伴都有责任保护用户数据和隐私，以确保AI智能体在改善人们生活的同时不危及安全。"

Naughton补充道："谈到芯片演进，每一代芯片我们都在增加安全特性，使其更加安全。这在我们的芯片架构中是绝对内在且不可或缺的组成部分。"

人类专业知识在IP领域依然不可或缺

对所有IP开发者而言，具备AI意识的数据治理和安全要求，如今已成为一级设计约束。这些风险也清楚表明，为何AI不能被视为完全自主替代IP判断的工具。即便AI承担了越来越多的开发工作，经验丰富的工程师在解读结果、执行质量标准以及决定什么内容可以流片量产方面仍不可或缺。

Siemens的Balasubramanian表示："在智能体AI领域，我们将其称为'人在环路上'。我们从生成式AI中得到的一个认识是，最大的瓶颈曾经是'人在环路中'——人成为了瓶颈。因此，我们将某些可以自动化的基础任务替换掉，让人类更多地扮演编排者的角色。但人始终在场。"

Baya Systems首席商务官Nandan Nayampally也指出："AI在很大程度上取代的是平庸的工作。那些不清楚自己在做什么的人会被替代，但专家不会改变。"

这意味着，最现实的前进路径不是替代IP开发者，而是改变他们与AI协作的方式。当AI加速常规分析和生成工作，而工程师提供背景、判断和责任承担时，才能获得最大收益。

Cadence的Lawley总结道："AI将使我们的人类开发者变得明显更快更好。这将是一种协作——将信息与人类创造力的部分相结合，再加上AI模型可能带来的一点创意。正是这种协作，将创造出真正的巨大差异。"

Q&A

Q1：AI是如何改变芯片IP的开发和验证流程的？

A：AI正在从多个维度改变芯片IP开发流程。在前端，AI帮助工程师更快生成和审查RTL代码，自动生成测试场景和文档，并加速调试过程。在验证层面，AI被定位为"第二供应商"，可以读取协议规格文档、自动关联生成测试用例、辅助搭建验证环境，并通过根因分析加速覆盖率收敛。但无论哪个环节，AI的输出仍需经验丰富的工程师审查，人类专家的判断依然不可或缺。

Q2：Chiplet设计对IP授权模式带来了哪些新挑战？

A：Chiplet设计模式打破了传统单次授权的假设。在单片IC模式下，一颗IP只用于一颗芯片；但在Chiplet模式下，同一颗IP芯粒可以被集成到不同模块或不同SoC中，实质上构成了多次使用。这对现有授权协议提出了挑战。业界目前正在探索订阅制、版税买断、按量付费等多种灵活模式来应对这一变化，但相关问题随着Chiplet日益普及仍需进一步厘清和解决。

Q3：为什么编译器和工具链对AI驱动的IP开发如此关键？

A：AI模型的迭代速度远快于芯片硅片的流片周期，模型可能每隔几小时就出现新变体。这意味着IP必须依赖编译器和工具链来快速适配新模型，而无需每次都重新设计硬件。尤其是客户往往不愿共享其最核心的私有模型，编译器必须能够在不访问模型的情况下完成编译和优化。因此，工具链的灵活性、稳定性和自动化程度，直接决定了IP产品的竞争力和客户的自主部署能力。