湖南
如今芯片工艺迭代速度飞快，台积电、三星的3nm早已量产，今年芯片行业还将迎来全新升级，英特尔18A（2nm）已经实现量产，台积电、三星的2nm工艺也会在下半年正式推出。
很多人一直默认一个常识：芯片标称多少纳米，对应的就是芯片内部的物理尺寸，但事实并非如此，28nm之后，这套标准早已彻底失效。
在28nm及更早的传统芯片工艺时代，命名规则简单直白，完全可以用尺子精准丈量。
行业判定工艺的核心标准是栅极长度，也就是晶体管内电流从源头流向终点的距离。60nm工艺，栅极长度就是60nm，45nm就对应45nm，参数和实物完全匹配，命名科学且直观，不存在任何水分。
而28nm是芯片工艺的重要转折点。科研人员发现，栅极长度无法无限缩小，低于28nm后，就会出现严重的短沟道效应，电流无法被精准控制，会出现漏电、发热、功耗飙升、性能不稳定等一系列问题，单纯缩小物理尺寸的发展路径彻底走到尽头。
为了突破物理瓶颈，行业放弃了缩减栅极长度的老路，转而改造晶体管结构。
首先登场的是FinFET鱼鳍式结构，栅极不再是单面控制电流，而是三面包裹晶体管，既规避了短沟道效应，又能提升电流传输效率。
也正因如此，14nm、7nm等后续工艺，栅极实际尺寸不再对应标称数值，工艺命名开始脱离物理实测标准。
工艺发展到3nm阶段，行业再次升级技术，三星推出GAA立体晶体管结构，栅极四面包裹纳米片，进一步压缩晶体管间距、提升运行速度。
但那个栅极长度就完全没有意义了，因为据ASML公开的实测数据彻底揭开真相：所谓3nm工艺，实际金属半节距为23nm；2nm工艺对应21nm；即便未来迭代到1nm工艺，实际物理间距也有18nm，1nm以下工艺最低也会稳定在16nm左右。
这组数据足以说明核心问题，如今的先进芯片工艺，早已不再比拼物理尺寸。厂商无法无限缩小晶体管间距，只能依靠优化立体结构、压缩晶体管排布距离、提升电流传输效率，以此增加晶体管密度、提升芯片性能。
简单来说，现在的3nm、2nm、1nm，没有任何一个硬件参数和标称纳米数对应，所有先进工艺都是等效工艺。所谓3nm芯片，只是综合性能、功耗、集成度等效于传统标准的3nm级别，并非真的存在3nm的物理尺寸。
这种命名方式看似不够精准，却也是行业最优选择。一方面，传统物理缩放的技术路线已经触顶，没有更好的替代评判标准；另一方面，全球芯片工艺话语权，基本集中在台积电、三星等少数企业手中，行业默认沿用这套等效命名规则，久而久之就成了通用标准。
所以我们看待芯片工艺，不能再被表面的纳米数字误导。28nm之后的所有先进制程，都是结构优化+性能等效的结果，数字只是代际标签，真正决定芯片实力的，是晶体管密度、功耗控制、运行稳定性等实打实的综合性能。
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