黄仁勋到底有没有误读“韬定律”？

【文 观察者网心智观察所】

一场围绕华为“韬（τ）定律”的争论，迅速从半导体圈蔓延到中文互联网。

事情本不复杂。不久前，华为在 IEEE ISCAS 2026 会议上正式发布“Tau Scaling Law（韬定律）”以及核心技术“Logic Folding（逻辑折叠）”。在华为的定义里，这是一种区别于传统摩尔定律的新型芯片演进路径：未来芯片性能提升的关键，不再只是不断缩小晶体管，而是压缩芯片内部的“时间常数τ”，即信号在芯片内部传播所需要的时间。

随后，NVIDIA CEO黄仁勋在台北电脑展前夕接受采访时评价称，这对华为而言是一个重大突破，但对台积电并不构成真正威胁，因为类似的3D堆叠、混合键合和先进封装技术，全球领先厂商已经探索了很多年。

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这段表态很快引发争议。部分观点认为，黄仁勋“误读”了华为技术，因为 Logic Folding 并不等同于传统先进封装，它不是简单的“芯片堆叠”，而是更深层、更细粒度的芯片内部三维逻辑重构。甚至有人认为，黄仁勋是在故意淡化华为突破的意义。

但如果把视角拉回整个半导体产业的发展脉络，会发现，真正的问题并不在于黄仁勋“懂不懂”技术，而在于：后摩尔时代，芯片行业究竟会沿着什么方向继续演进。而在这个问题上，华为、台积电、英特尔、三星，其实正在逐渐走向同一个大方向。

过去几十年，半导体产业最核心的增长逻辑，是摩尔定律。通过不断缩小晶体管尺寸，在同样面积上塞入更多晶体管，从90nm、28nm、7nm一路走到今天的3nm，本质上都是“几何缩微”。但进入5nm之后，产业已经越来越明显感受到传统缩放路线的困难。一方面，晶体管尺寸正在逼近物理极限，继续缩小会遭遇漏电流增加、功耗密度上升以及制造复杂度急剧提高等问题；另一方面，更现实的问题是，先进制程成本正在指数级上升。如今先进节点的研发投入已经达到数百亿美元量级，而EUV光刻机单台价格也达到数亿美元，整个行业都在承受越来越高的资本压力。

更关键的是，即使晶体管还能继续缩小，芯片性能提升也开始遭遇另一个瓶颈：互连延迟。

这是普通消费者很少注意，但半导体行业内部已经讨论多年的问题。今天的大型AI芯片，真正拖慢性能的，很多时候已经不是晶体管本身，而是数据在芯片内部“跑得太远”。随着晶体管数量暴增，芯片内部连线越来越复杂，导线长度增加后，RC寄生效应也会迅速上升。所谓RC延迟，本质上是互连电阻与寄生电容共同带来的信号传播迟滞。对于现代高性能芯片而言，互连延迟已经占据整体时序瓶颈中的越来越高比例。

因此，整个行业过去十多年都在思考同一个问题：如果继续缩小晶体管越来越困难，那么能不能换一种思路，缩短数据传播路径？

这其实就是华为“韬定律”的核心逻辑。

华为提出，不再单纯追求晶体管尺寸缩小，而是通过压缩信号传播时间常数τ来提升整体性能。简单理解，就是尽可能让数据“少跑一点路”。这背后真正引发行业关注的，并不是“τ定律”这个名字，而是其具体实现方式——Logic Folding。

过去传统芯片设计，本质上是二维平面结构。逻辑门、电路单元、缓存、SRAM等，都在硅片表面横向排列。随着规模越来越大，芯片内部关键路径不断拉长，信号需要在更长距离上传播。而 Logic Folding 试图做的事情，是把这些原本平铺的逻辑结构进行三维化重构。

可以把它理解为，传统芯片像是一座不断向外扩张的平面城市，而 Logic Folding 则试图把城市“立体化”。原本横向传播几十微米的数据路径，未来可能只需要通过垂直互连直接上下通信。华为公开的信息显示，Logic Folding 使用了混合键合（Hybrid Bonding）技术，通过高密度铜-铜互连，将不同层的逻辑结构直接连接，从而显著降低互连长度、减少RC寄生延迟，并提升有效晶体管密度与能效。

按照华为披露的数据，首款采用该架构的“麒麟2026”芯片，晶体管密度可提升约53.5%，达到约238 MTr/mm²，接近早期3nm工艺区间，同时部分高性能核心能效提升约41%。华为还提出，到2031年，其目标是实现“1.4nm级等效密度”。

这里有一个非常重要、但很多报道容易混淆的概念：所谓“1.4nm级等效密度”，并不意味着中国已经拥有真正的1.4nm制造工艺。它更多是通过三维集成、逻辑重构、空间利用率提升，实现接近先进制程的晶体管密度效果，而不是在传统制程意义上真正进入1.4nm节点。这两者之间有本质区别。真正的先进工艺，仍然涉及EUV光刻、材料体系、晶圆工艺、良率控制等完整产业链能力。

那么，为什么部分人会认为黄仁勋“误读”了华为技术？

核心原因在于，黄仁勋把 Logic Folding 与传统3D封装、芯片堆叠放在同一个技术框架里讨论，而不少技术圈人士认为，两者并不是一个层级。

传统先进封装，例如台积电 CoWoS、SoIC，英特尔 Foveros，本质上主要是 die 级堆叠，也就是把多个完整芯片垂直集成，例如GPU与HBM之间的高带宽互连。而华为强调的 Logic Folding，则更像是逻辑单元级别的细粒度三维重构。它不是“芯片和芯片之间”的连接，而是试图深入到芯片内部逻辑结构本身。

从这个角度看，双方确实存在差异。华为甚至特别强调“Folding不是Stacking”，试图与传统先进封装做区分。

但问题在于，这是否意味着黄仁勋真的“看错”了？

答案恐怕并不是。

因为如果从全球半导体技术演进路线来看，华为的方向其实并非孤立存在，而是整个行业过去十多年共同推进的一条大趋势。

如果进一步细究，会发现TSMC、Intel、Samsung、Imec等企业或机构，实际上已经围绕“后摩尔时代如何继续提升密度和性能”建立了一整套系统性的3D技术路线。只不过，这些路线分布在不同层级：有的是die/chiplet级堆叠，有的是晶体管级垂直化，还有一些则试图直接在单块硅片内部构建真正的三维逻辑结构。

而华为的 Logic Folding，本质上正处于这些技术路径的交叉地带。

最早成熟的是die/chiplet级3D集成，也就是今天市场已经广泛商业化的先进封装路线。

Intel 的 Foveros 和 TSMC 的 SoIC，是目前最具代表性的两条路线。

以 Intel Foveros 为例，它最初的思路其实非常直接：既然单块芯片越来越难制造，那么就把不同功能拆成多个 tile，再通过三维堆叠重新组合。Meteor Lake 已经采用了这一思路，把 compute tile、GPU tile、SoC tile 等分离后再整合。真正重要的变化，则发生在 Foveros Direct 阶段。Intel 开始从传统微凸点（micro-bump）逐步转向 Cu-Cu Hybrid Bonding，也就是铜-铜混合键合。这样做的意义非常大，因为传统 bump 间距通常在几十微米量级，而 hybrid bonding 已经进入10μm以下范围，互连密度出现数量级提升。

这意味着芯片之间的连接，开始越来越接近“片上互连”的效果。过去die之间通信像“跨城高速”，现在逐渐变成“同城区道路”。数据搬运距离、功耗、延迟都会明显下降。Intel 后续的 Clearwater Forest Xeon，则进一步把 Foveros、RibbonFET、PowerVia（背面供电）组合在一起，本质上已经不再是单纯封装，而是架构、供电、晶体管和3D互连的整体协同。

TSMC 的 SoIC 路线，则是另一种更成熟的工业化方案。

SoIC 的核心同样是 Hybrid Bonding，但它比 Intel 更强调生产成熟度与生态兼容性。过去几年，SoIC 的 bonding pitch 已经从约9μm逐步推进到6μm，并计划继续向更小间距演进。它支持 face-to-face 的 logic-on-logic 堆叠，也支持 memory-on-logic 结构。AMD 的 3D V-Cache，本质上就是 SoIC 的经典案例：通过把 SRAM 直接堆叠在 CPU 之上，大幅增加缓存容量，同时尽量降低延迟与功耗。

为什么 SoIC 在行业里意义巨大？因为它第一次让“3D scaling”真正进入量产主流。过去摩尔定律时代，性能提升主要依赖 transistor scaling；现在，TSMC 已经明确把 CoWoS + SoIC 视为未来几年最核心的 scaling 工具之一。某种意义上，先进封装已经从“辅助技术”升级为“主工艺路线”。

也正因为如此，黄仁勋才会认为华为的方向，与台积电长期路线存在高度连续性。

不过，Logic Folding 与 SoIC、Foveros 又确实存在重要区别。

Foveros、SoIC，本质上仍然主要属于 die/chiplet 级别的3D集成。它们解决的是“芯片与芯片之间”的连接问题。而华为强调的，则是进一步向芯片内部推进，把3D重构深入到标准单元、逻辑门甚至关键路径层面。

这时候，就必须谈到另一条更接近华为的技术路线：Monolithic 3D。

Monolithic 3D，也叫单片3D集成，它与传统堆叠最大的不同，在于它不是把已经制造完成的die再堆起来，而是直接在同一块硅片上顺序制造多层活跃器件。

简单说，传统3D封装像“楼房组装”，而 Monolithic 3D 更像“原地盖楼”。

它最大的优势，是可以实现极高密度的垂直互连。由于上下层器件直接在同一晶圆内部形成，互连距离远小于 TSV 或 micro-bump，延迟和功耗理论上都会进一步下降。

这一方向其实已经研究很多年。Imec、Stanford、MIT、Samsung 等机构都有大量原型研究。例如 SkyWater 与 Stanford/MIT 合作的方向，尝试把碳纳米管 FET 与 RRAM 直接堆叠在 CMOS 之上，用于 AI 推理架构研究。一些实验结果显示，在特定场景下，这类架构具备显著提升能效与吞吐量的潜力。

Intel 也长期把 Monolithic 3D 视为未来 sub-2nm 时代的重要方向之一。因为继续缩小晶体管的边际收益越来越低，只有进一步缩短互连距离，才能继续提升系统效率。

但 Monolithic 3D 到今天仍未真正大规模商用，原因也很现实。

最大难点是热。

由于上层晶体管必须在已经存在的底层器件上继续制造，工艺温度受到严格限制。高温会损伤下层结构，因此很多传统高性能工艺无法直接使用。此外，多层活跃器件叠加后，散热与应力管理也会变得极其复杂。

从某种程度上说，华为的 Logic Folding，更像是“设计驱动的细粒度3D化”。它没有完全进入真正意义上的 sequential transistor fabrication（顺序式晶体管制造，是接下来要说的CFET的一种3D堆叠制造方案，不同于单片式），而是利用先进封装与高密度互连，在设计层面实现类似效果。

也就是说，华为并没有彻底跳出国际主流技术体系，而是在现有工艺受限条件下，把“细粒度3D化”推进得更激进。

再往下一层，则是今天全球半导体公司都在押注的CFET。

如果说 SoIC、Foveros 还是“芯片级立体化”，Monolithic 3D 是“晶圆级立体化”，那么 CFET 已经进入“晶体管级立体化”。

它的核心思想，是把原本横向排列的 NMOS 与 PMOS 晶体管，改成上下堆叠。

传统 CMOS 结构里，nFET 与 pFET 是并排放置的；而 CFET 则把它们垂直叠在同一个 footprint 内，从而显著提升密度，并减少局部互连长度。

这一方向，被很多业内人士视为 GAA（Gate-All-Around）之后真正意义上的下一代晶体管架构。

TSMC 已展示过基于CFET结构的测试电路与SRAM相关原型，Samsung 与 IBM 也提出了 Monolithic Stacked FET 等结构，用于缓解高宽比与制造复杂度问题。Intel 当前的 RibbonFET，则被视为未来向CFET演进的重要基础。

值得注意的是，CFET 与华为 Logic Folding 之间，其实并不是竞争关系，而是可能互补。

因为 Logic Folding 更偏向逻辑结构与路径重构，而 CFET 则属于更底层的晶体管实现方式。未来理论上完全可能出现“CFET + Logic Folding”结合的体系。

从整个产业视角看，今天全球头部半导体公司的技术路线，其实已经越来越清晰。

TSMC 的优势在于“全体系领先”：先进制程、先进封装、混合键合、CFET 原型同时推进，并且 SoIC 已经形成成熟商业生态。Intel 则试图通过 Foveros + RibbonFET + PowerVia 建立新的系统级闭环，在数据中心市场重新争夺主动权。Samsung、Imec 等则在更激进的前沿结构上持续投入。

而所有这些路线，背后都指向同一个趋势：未来芯片行业不再只是二维制程缩放，而是晶体管、互连、封装、架构、EDA、系统协同共同组成的“3D系统工程”。

Hybrid Bonding 之所以被反复提及，也正因为它已经成为这个时代最关键的底层使能技术之一。

因此，黄仁勋所谓“行业早就在做类似方向”，绝非一句轻描淡写的辞令，其实有明确技术背景支撑。

华为真正特殊的地方，在于它是在受限制程条件下，把这些原本主要服务于先进制程的3D思路，“内化”进了自身架构体系。换句话说，TSMC、Intel 更多是在“先进制程基础上继续向3D延伸”；而华为则是在“制程受限情况下，用3D化弥补制程差距”。

这也是为什么，Logic Folding会显得格外激进。

因为它不仅是封装技术，更像是一种“压力环境下的系统优化路线”。

但与此同时，它也依然需要面对整个行业共同面对的问题：良率、散热、EDA复杂度、应力管理、成本，以及真正大规模量产后的稳定性。

所以，以今天的视角看，更合理的说法应该是：

华为没有完全创造一条全新范式，但在全球已经形成的后摩尔技术浪潮中，把“细粒度3D重构”推进到了一个更具战略意味的位置。

未来真正的竞争，也很可能不是哪一种路线彻底取代另一种，多条3D路径将会长期并存、互相融合。

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