山东
IT之家 5 月 26 日消息，华为日前官宣了以逻辑折叠（Logic Folding）技术为核心的“韬（τ）定律”，将芯片设计从 2D 平面优化推向标准单元堆叠的 3D 重构。
随后，北京大学集成电路学院 5 月 26 日发布消息，在面向“韬定律”3D 逻辑折叠设计的“真 3D”EDA 方向取得关键进展。
与传统的 die-to-die 堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑，细化到标准单元级，分布到垂直堆叠的多层晶圆上，通过微米 / 亚微米级 face-to-face 混合键合在垂直方向直接打通关键路径。
这一设计范式对 EDA 工具提出了新的要求。传统的 2D 设计流程，乃至现行的“赝 3D”（pseudo-3D）设计流程，即综合后每个模块被一次性“钉死”到某一片 die，再用 2D EDA 工具逐片实现，都已不足以发挥其潜力。
要真正承载逻辑折叠，物理设计实现必须在完整的三维空间中搜索，模块内划分、跨 die 互连与垂直热路径优化应在同一个优化框架下协同求解。这正是“真 3D”（true-3D）EDA 工具的核心要义。
真 3D 与赝 3D 的范式差异可以归结为以下两点：
- 其一，划分粒度。赝 3D 以整个模块为最小单位被分到某一片 die，模块内部的所有标准单元必然位于同一片 die；真 3D 则支持模块内自由划分，同一模块内的标准单元可以被分布到不同 die，设计空间更大。
- 其二，优化空间。赝 3D 在每片 die 上各自进行优化，大量复用传统 2D 芯片的 EDA 工具，不允许跨 die 逻辑变换、移动等操作。真 3D 则将多 die 构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨 die 逻辑变换、移动等操作。
▲ “赝 3D（pseudo-3D）”流程（上图）vs “真 3D（true-3D）”流程（下图）
IT之家从公告获悉，围绕逻辑折叠所需的“真 3D”能力，北京大学团队构建了相关物理实现 EDA 工具原型，覆盖布局规划和布局两个阶段，并通过 GPU 加速支持千万级实例规模。在技术层面，该工具将跨 die 线长、混合键合端子数量与垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而不是被预先固定到某一片 die；混合键合端子用量作为优化变量自动决策，可在线长与跨 die 连接开销之间取得平衡。
团队的工具已在开源工业级设计上完成系统验证，实例规模从约 100 万覆盖到约 2470 万。相比当前最具代表性的赝 3D 设计流程，物理实现指标方面取得了平均约 30% 的线长缩减、约 6% 的 WNS 改善与约 12% 的 TNS 改善；热感知方面，启用联合优化后峰值温度平均下降 3% 以上，线长几乎无损。以上结果的算法细节与完整结果将于近期发表。
“真 3D 集成”及“真 3D 芯片设计”方法学是北京大学集成电路学院 / 微纳电子器件与集成技术全国重点实验室长期布局的方向。在 EDA 方面，该团队已经研发了真 3D 时序分析引擎、布局规划引擎、布局引擎等。面向逻辑折叠及更广义的 3D-IC 设计需求，团队未来将扩展至多 die 堆叠及复杂 3D 集成场景，研究异构工艺节点下的真 3D 设计方法学，建立快速 PPA 评估与协同优化能力。
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