广东
分享至
今日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会 ISCAS 2026 上，华为何庭波发表题为「半导体新路径探索与实践」的主旨演讲，发表了韬(τ)定律。韬(τ)定律提出以「时间(τ)缩微」替代「几何缩微」作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
华为认为，目前晶体管成本红利逐渐消退，而「逻辑折叠(LogicFolding)」等核心技术，可以从器件、电路、芯片到系统层面的多层级协同优化体系，驱动各层级性能、能效、晶体管密度的持续提升。
在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了 381 款芯片，广泛覆盖了千行百业的需求。其中，将于 2026 年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。预计到 2031 年，基于韬(τ)定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。
特别声明：以上内容(如有图片或视频亦包括在内)为自媒体平台“网易号”用户上传并发布，本平台仅提供信息存储服务。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
