北京
华为今天发布了一条定律，细想有点后怕
今天，华为在上海的国际电路与系统研讨会上，正式发布了"韬（τ）定律"。
官方的解释是：以"时间缩微"替代"几何缩微"，通过逻辑折叠等技术，持续压缩信号传播时延，不断提升晶体管密度。
听起来很绕，但原理其实不复杂。
传统的方案是在几何尺寸上压缩，把晶体管排列得越来越密集。
但这条路走到现在遇到了两个问题；第一，物理上已经到了极限，再这么密集下去，晶体管可靠性就会降低。第二，经济承受力上也到了极限，一条3nm芯片生产线需要几百台高端制造设备，造价200亿美金，建造成本巨大。
华为的方案，是用系统工程思维解决问题。不需要那么密集的晶体管，而是优化系统运行逻辑。
到这里，大多数报道就结束了：华为找到了一条新路、做出了行业突破。
但仔细想，有一件事更值得关注，那就是华为能进行“逻辑折叠”、能进行“时间微缩”的前提——"韬定律"不是一个单点技术突破。它是从器件、电路、芯片到系统，四个层级同时协同优化的框架。
这意味着华为不是在某一个环节上找到了技巧，而是对芯片性能演进的底层逻辑有了非常高水平的整体理解。
还是用城市打比方，过去的芯片设计，像是规划路网：给定地图，把路修好，让车跑起来。
设计一个流畅不堵车的城市路当然很厉害，但如果你知道全市所有司机的出行计划和驾驶习惯，你知道他们要怎么走，那么即使城市道路建设没那么优秀，你也可以通过调度实现目的。
而且，后者的内功深厚程度，高出前者一个纬度。
今天"韬定律"的提出，解释了华为这几年到底在做什么——他们一直都在往深了走，去研究性能的本质是什么，去研究时延从哪里来，哪些层面可以同时下手。
六年时间，推出了381款量产芯片，把对芯片逻辑的理解练到了一个相当深的层次。
半导体装备上，确实还有差距，但是如果谈对芯片设计的理解，中国厂商不怵任何人。
而等到硬件端的差距慢慢补上来，再叠加这套对芯片逻辑的深度理解，到那个时候，中国半导体厂商就真的可以笑傲江湖了。
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