先进封装，走到十字路口

通往更高性能未来的道路并非只有一条。

大语言模型的狂热追捧，正推动AI级数据中心迎来爆发式扩张。新建与规划中的数据中心项目似乎遍地开花。伴随这场建设热潮，行业面临着巨大压力：需要更强的算力、更低的单次推理能耗，以及机架级更高的可靠性。承载这一性能的服务器板卡依赖GPU、AI加速器与 CPU。这些芯片已从单一单片架构，演进为采用先进封装技术组装的多芯片系统。如今，催生多芯片架构的同一股压力，正推动这类封装方案变得尺寸更大、功耗更高、结构更复杂。

对于这类系统级封装（SiP）而言，数据中心运营商所关心的性能指标，带宽、时延、功耗与可靠性，越来越不由芯片裸片本身决定，而是由承载、互联并为其散热的先进封装技术主导。这一压力正迫使先进封装拿出可靠的技术路线图，以支持更多芯片、更高速度，并持续解决热学与力学问题。

技术路线的十字路口

随着路线图逐渐清晰，一个事实日益明确：通往更高性能未来的道路并非只有一条。相反，我们正走到一个十字路口，面前延伸出数条截然不同的分支。每条路线各有优劣，也将分别影响后续GPU、加速器与CPU的系统划分方式及供应链布局。系统设计人员必须了解可选方案，并在设计规划早期就做出兼顾封装特性的决策。

本文对比了目前已成为重要候选方向的四条技术路径：CoWoS 技术路线、转向 CoPoS、导入玻璃芯面板基板、采用晶圆基板直贴平台 PCB（CoWoP），省去有机基板环节，并将分析每种方案的适用场景，以及设计团队如何在生态演进过程中保留技术选择空间。

CoWoS：成熟可靠，但约束明显

当前搭载HBM的多芯片AI加速器，主要基于CoWoS制造。硅中介层采用传统前道与后道工艺在 300mm 晶圆上制作，通过高密度重布线层（RDL）实现逻辑芯片与多组HBM堆栈间数千个细间距连接，并通过硅通孔（TSV）将电源与信号传输至有机基板。

其工艺流程已十分成熟：裸片在中介层晶圆上贴装键合，晶圆被切割为大尺寸矩形中介层，圆形晶圆边缘的废料区域则被舍弃。随后，芯片 - 中介层组件被贴装在高性能有机基板上（通常采用味之素积层膜 ABF 材质），该基板承担粗线路由功能，并提供连接至 PCB 的焊球；顶部再装配均热板与散热方案，完成整座封装堆叠。

这种架构天然形成三类互联层级：速度极快、密度极高的片上布线；速度与密度次之的硅中介层互联；速度相对较慢、布线稀疏的有机基板与 PCB 互联。系统架构师需要统筹这三个域，在不同裸片间划分功能，并决定哪些信号保留在片上、哪些跨越中介层、哪些穿过基板，以满足带宽、时延与功耗目标。

CoWoS 已量产多年，被视为成熟、低风险技术，也是当前绝大多数旗舰AI加速器与高端网络专用 ASIC 的基础方案。但其首要约束在于中介层尺寸。主流 CoWoS‑S 的中介层受光刻机曝光视场（reticle）限制，目前最大可支持约三倍视场尺寸，面积接近 2700mm²。超出这一范围，则需要采用 CoWoS‑L 或 CoWoS‑R 等更复杂方案，从而增加工艺复杂度与成本。

第二项约束来自几何结构。大尺寸矩形中介层需从圆形晶圆上切割，即便精心排布芯片，晶圆边缘仍有相当一部分面积无法形成可用中介层。实际应用中，仅有约三分之二的理论晶圆面积可转化为大尺寸、高品质中介层裸片。

该技术性能优异，但资本投入高、产能受限。代工厂已大举投资提升 CoWoS 产能，可来自AI加速器与其他多芯片系统的需求仍在持续追赶。对许多项目而言，问题不再是 CoWoS 技术上是否适用，而是能否以合适成本、按期获得足够产能。

CoPoS：另一条技术路径

一个被提出的替代方案是芯片 - 面板 - 基板封装（CoPoS），一种面板级扇出封装技术。从概念上看，CoPoS 将 CoWoS 思路从圆形晶圆扩展至矩形面板。根据供应商与工艺不同，当前路线图中的面板尺寸约在 300×300mm 至 500×500mm 区间。

从系统角度看，其核心优势在于面积利用率。大尺寸矩形芯片可在矩形面板上自然排布，相比圆形晶圆产生的无效区域大幅减少。对于逼近 CoWoS‑S 极限的超大尺寸AI封装，这部分额外可用面积可直接转化为单载体产出更多封装数量，以及单位有效面积中介层/扇出区域成本更低。

图1 CoWoS和CoPo的区域利用情况

基于有机或玻璃载体的面板级工艺已可实现 3–5μm 线宽/线距的重布线层，研发方向正朝着更精细尺寸推进。这一水平虽不及最先进的硅中介层布线，但只要合理选择凸点间距与接口宽度，已足以满足多数逻辑芯片搭载HBM的架构需求。

其代价在于成熟度。CoPoS 需要全新设备、新型物料处理方式与全新良率积累过程。公开路线图与行业报告显示，其试产线将在本世纪中叶前后落地，大规模量产则更接近 2030 年。这使 CoPoS 成为中期选项：对需要超大扇出面积、且产品上市窗口可与之匹配的设计颇具吸引力，但暂无法作为近期高风险旗舰产品的直接替代方案。

玻璃芯面板：基板升级方案

与此同时，基板行业正研发玻璃芯面板基板。相比有机芯材，玻璃具备多项突出优势。更优异的尺寸稳定性与更低翘曲度，有助于大尺寸面板对位与良率提升；低介电损耗，对吉比特乃至数十吉比特高速链路意义重大；可在芯材双面实现细间距 RDL，并通过玻璃通孔（TGV）实现互联。

设备与材料厂商已公布玻璃基板路线图，其线宽/线距将进入微米级低端区间，面板尺寸与前述面板级扇出方案相近。实际上，玻璃芯材可将部分 “类中介层” 布线密度直接集成在基板内部。

图 2：基板中玻璃芯材与替代材料对比表

对系统与芯片设计人员而言，玻璃基板开辟了多种可能：在部分 2.5D 封装中，将更多布线转移至玻璃芯，减少甚至省去独立硅中介层；在玻璃芯上方整合面板级扇出技术，打造超大尺寸AI或网络封装，同时避免将 CoWoS‑S 推向性能舒适区之外；在封装级为小芯片、SerDes 或射频功能提供低损耗高频通路。

玻璃基板并非无成本升级。它需要特殊成型工艺、不同的搬运与加固方式，以及全新检测方案。现有有机芯产线折旧已完成，对多数产品仍具竞争力。实际应用中，玻璃基板很可能率先出现在最高端、对带宽需求最迫切的系统中，随后随产能提升与成本下降逐步普及至更广泛市场。

CoWoP：封装与主板合二为一

晶圆基板直贴平台 PCB（CoWoP）是四条路线中最具颠覆性的方案。该方案不再将硅中介层或扇出组件贴装在有机封装基板上，而是将整座结构直接贴装在高密度印制电路板上。堆叠结构中的 ABF 或 BT 基板被彻底省去。

图3：Chip-on-Wafer-on- Platform-PCB (CoWoP)

要实现这一方案，PCB 必须向基板特性靠拢：需要线宽/线距达 15–20μm 的超高密度板、多次压合工艺，以及经过精细选材的材料以控制翘曲与热膨胀系数（CTE）。这与当前主流服务器主板相比有显著提升，但随着 PCB 技术进步并非无法实现。

若 CoWoP 能在大尺寸中介层或扇出组件直贴主板的场景下实现稳定良率，其优势显而易见：层叠更少、组装步骤更少、从芯片到系统的链路更短。它还将把更多价值与创新转移至 PCB 制造商，有望重塑先进封装供应链格局。

其风险在于，CoWoP 将多项高难度挑战，精细线路 PCB 制造、大尺寸主板平整度、大电流供电、先进检测，压缩在一套高度紧凑的堆叠方案中。目前，它仍更接近概念与早期演示阶段，远未达到大规模量产水平。设计人员应将其视为长期选项，而非 CoWoS 或 CoPoS 的即时替代方案。

图 4：CoWoP 未来有望成为先进封装的主流技术

选择技术路径，而非唯一赢家

面对这些分化的路线，人们很容易追问哪条会 “胜出”。更现实的看法是：四种方案将长期共存，分别服务于不同细分市场：当需要最小化项目进度与技术风险时，CoWoS 仍是旗舰AI加速器与高端网络 ASIC 的默认选择；待面板级工艺实现量产验证且产能到位后，CoPoS 将成为超大尺寸、高带宽封装的优选；玻璃芯面板可作为基板升级路线，在特定应用中补充或部分替代硅中介层；待超高密度 PCB 制造与检测技术成熟后，CoWoP 最终有望为量产型系统提供简化、高性价比路径。

而多数企业同样不会将全部赌注押在单一分支上，而是对产品组合进行分层布局：顶级产品继续沿用 CoWoS，直至面板级替代方案明确成熟；中端加速器与专用数据中心芯片可更早转向 CoPoS 或玻璃芯基板，这类场景下封装成本比极致互联密度更关键；边缘 AI、消费电子与汽车产品可在主板生态成熟后探索类 CoWoP 工艺，利用其简化组装与薄型堆叠优势。

设计团队该如何做？

在生态持续演进的过程中，架构与物理设计人员可通过几项务实举措降低未来风险。首先是接口设计兼顾封装特性，但不与单一封装绑定。布局规划、凸点分布与接口间距设计应同时支持中介层与面板级基板，避免大规模返工。杜绝仅适用于单一工艺的设计假设。

其次是尽早开展多堆叠方案仿真，CoWoS、CoPoS、玻璃芯与 CoWoP 各自拥有不同的热传导路径、力学特性与供电网络。在封装方案锁定前，对多种候选堆叠进行系统级分析，可提前验证可行性并定位真实瓶颈。

第三是构建覆盖全供应链的合作关系，代工厂、外包封测服务商（OSAT）、基板厂商、面板厂与 PCB 供应商的推进节奏各不相同。产能获取与早期信息往往比路线图上的品牌标识更重要。广泛的合作伙伴网络能让设计团队在技术与需求变化中拥有更大回旋余地。

先进封装已不再只是后端环节：它是系统架构、成本结构与上市时间的核心组成部分。好消息是，我们的选择越来越多，而非越来越少。若设计之初便预留选项、保持路线图灵活，眼前的技术分叉将成为差异化竞争的机遇，而非阻碍创新的约束。

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