10.5nm 新高度！中安助力半导体量检测设备国产化进阶

在AI算力驱动下的半导体产业正快速步入复杂系统时代，芯片的制造也逐步陷入极具挑战的“精密陷阱”。EUV 光刻技术的持续进阶，使芯片的最小线宽不断收缩，对材料最小缺陷尺寸的要求也逐渐逼近 10nm 以下。这就意味着在未来的先进工艺节点中，任何一个未被检测到的微小颗粒，都可能成为致命缺陷，从而直接影响芯片功能与良率。

面对“失之毫厘，差之千里”的挑战，量检测技术的角色正在发生重要的转变。过去，量检测是工艺完成后的“阅卷老师”；而在 3D 集成与先进封装纵横交错的今天，它已变身为进入下一代节点的“前提条件”。

基于对半导体行业的深刻洞察和前瞻布局，国内量测与检测领域的领军企业中安半导体在 SEMICON China 2026 期间推出了新一代颗粒检测设备 ZP8，并同步祭出面向 3D 集成与衬底环节的两套系统方案，试图在微观世界的荒原中，为行业筑起一道精密的“良率长城”。

ZP8：挑战 10.5nm 探测精度

长期以来，先进制程下的高灵敏缺陷检测始终是国产设备的隐痛。然而在国际厂商长期盘踞的腹地，中安 ZP 系列展现了极具压迫感的迭代节奏，据中安半导体市场应用 VP 初新堂先生的介绍，从 2024 年到 2025 年，中安的无图形缺陷检测设备保持半年一代的产品迭代节奏，短短一年就实现了检测灵敏度从 26nm 到 17nm 再到 12.5nm 的跨越式跳变。

中安半导体市场应用VP初新堂

此次发布的 ZP8 更是暴力破局，最佳检测灵敏度可达 10.5nm，充分满足硅片厂以及晶圆厂研发环节的严格需求。

ZP8 能够精准锁定制程中的致命缺陷，并非依赖单一环节的技术突破，而是通过多维度工程协同来实现性能跃迁：包括对激光系统的优化设计、针对高分辨率需求定制的特殊物镜结构、具备极高稳定性的高精度转台系统，以及图像传感器与深度学习算法的融合应用，这种“光学+机械+算法”的系统级优化，使其能够在裸硅片（Bare Wafer）上实现对超微小缺陷的稳定捕获。

在这些关键使能技术的共同作用下，ZP8 在性能指标上实现了对 10.5nm 级缺陷的稳定检测，这意味着 ZP8 不仅在实验室条件下具备先进节点检测能力，更在量产环境中具备可落地的稳定性与可靠性。

在关键层验证结果上，ZP8 同样给出了较为有说服力的实测表现，对比传统 TOR 检测结果可以看到，在多个典型工艺层中，ZP8在缺陷分布识别与一致性上均展现出较高可靠性：在裸片层（BARE）上匹配率达到约 98%，相关性 R² 为 0.96；用于先进工艺的 HKMG 材料 （如 TiAl，TaN，TiN）等关键薄膜层中，这意味着其检测结果与参考标准之间已具备高度一致性；整体来看，这组数据不仅验证了 ZP8 在不同材料体系与工艺层中的适应能力，也说明其检测结果在统计意义上具备较强稳定性与可重复性，从而为先进制程中的良率分析与工艺优化提供了可靠的数据基础。

从应用场景来看，ZP8 展现了极强的通用性与技术延展：它不仅实现了从衬底制造（Wafer House）到先进封装的全产业链覆盖，更深层赋能先进制程研发与大批量生产（HVM），通过对成膜、CMP、刻蚀等核心工序机台的微粒缺陷监控与质量闭环，在支撑前沿研发突破的同时，稳步筑起大规模量产环境下的良率长城。

与此同时，中安半导体也对后续技术路线给出了清晰规划：公司计划于明年推出面向 15nm HVM（大规模量产）的新一代设备。

跨越维度的良率守护：

针对 3D 堆叠问题而生的 IPD 能力

如果说 ZP8 旨在攻克“极限尺度下的缺陷捕捉”，那么在器件结构全面迈向 3D 集成的今天，量检测的另一大核心战场，则是如何对复杂多层结构中的全局形貌（Global Shape）、应力（Stress）及其导致的套刻误差（Overlay）建立系统性理解。

从行业发展趋势来看，无论是逻辑芯片中的背面供电网络（BSPDN）、NAND 向数百层堆叠的持续推进，还是 DRAM 三维化演进，都指向了“微缩 + 键合”这一核心工艺路径。异质集成架构在释放性能潜力的同时，也将 Overlay 推向了良率控制的风口浪尖。

在复杂的制造流程中，晶圆在历经 Edge Trim、研磨、等离子活化及 CMP 等多道工序后，会累积显著的形貌畸变。而这些“过程变量”最终都会在键合后的 Overlay 误差中被放大体现。正如中安半导体市场应用VP初新堂所指出，在键合环节中，“Bonding Overlay”与“Post-Bonding Litho Overlay”是两个必须重点关注的关键节点，它们分别对应过程控制与结果验证的核心抓手。

面对上述挑战，中安半导体打破了“事后检测”的传统范式，创新性地引入了 IPD（in plane displacement）算法，其核心逻辑在于：通过 ZAS WGT 量测系统对晶圆全局形变与厚度分布进行高精度采集，并将这些真实工艺数据引入键合环节以及后续光刻环节的 Overlay 分析模型中，从而实现对键合后以及光刻后 Overlay 偏差的提前预判。

从结果来看，其 IPD 预测结果与实际 Overlay 测量数据之间的相关性远超行业传统方案。

中安半导体所推出的 IPD 解决方案，本质上代表着量检测范式的一次跃迁，即从“测量已经发生的结果”，走向“预测尚未发生的误差”，使其能够在工艺流程尚未完成之前，就对潜在问题进行识别与干预，从而显著降低试错成本并提升整体制造效率。

良率管控的源头前移：

在衬底阶段锁定先进制程成功率

在逻辑芯片迈向 5nm、3nm 乃至更先进节点的过程中，一个常被忽视但至关重要的变量，是衬底本身的物理特性，尤其是超平晶圆（Super Flat Wafer）的质量，已成为决定光刻工艺良率上限的隐形基石。

中安在此次发布会上展示的衬底量化解决方案，正是针对这一“隐形门槛”的系统回应。

在关键指标上，中安半导体通过自研的光学技术，已成功将衬底微粗糙度（Roughness）的检测极限稳定控制在 1.5nm 以内。意味着其在质量检测能力上已具备进入高端市场的基础；与此同时，针对 5nm/3nm 制程对位置精度的更高要求，中安也在规划 WGT300 系列产品的进一步升级，以满足超平晶圆在空间精度上的严苛需求。

相比前沿制程的刀光剑影，衬底量测看似基础，实则具有“先手定胜负”的战略意义。在先进制程中，一个越来越清晰的趋势是：很多良率问题，其实在晶圆进入Fab之前就已经决定了。

从晶圆制造流程来看，从线切（Wire Saw）、研磨（Grinding）、抛光（CMP）到外延生长（Epi），每一个环节都会对晶圆的平整度（Flatness）、厚度均匀性（Thickness）以及应力（Stress）分布产生持续叠加的影响，而这些参数一旦在早期阶段偏离控制窗口，在后续高精度工艺中往往会被指数级放大，最终以 Overlay 失配、对焦漂移甚至良率损失的形式体现出来。因此，通过高精度量测手段在衬底阶段对这些关键指标进行前置控制，本质上是在“提前锁定良率上限”，将原本需要在 Fab 内部反复调试的问题，前移到更低成本、更高可控性的阶段解决，从而为客户构建起最具成本效益的质量护城河。

也正是基于这一深层洞察，中安半导体的布局已跨越单点设备的范畴，构建起一套深度契合“形貌—应力—良率”传导链条的系统化量测矩阵。从产品体系来看，目前中安在有图形晶圆几何形貌量测领域已经形成较为完整的工具矩阵。

整体来看，WGT300 系列在应用侧能实现从IC制造、HBM 与键合工艺，延伸至上游硅片厂的全流程覆盖，显示出其在晶圆形貌量测领域逐步走向平台化与体系化布局。

总结

当工艺复杂度不断提升、变量数量呈指数级增长时，仅依赖单一环节的优化已经无法支撑高良率生产，唯有构建系统级的数据整合与全闭环控制架构，方能在高度复杂的制造系统中保持稳定良率。

此次中安半导体重磅发布了 10.5nm 灵敏度——ZP8 颗粒缺陷检测设备，并同步展示了深度契合 3D 集成趋势的 IPD 预测方案，以及贯穿硅片制造全流程的 WGT 衬底量测体系。中安正以 ZP8 的技术突破为核心锚点，构建起一套横跨材料研发、前道制程及先进封装的“全流程良率控制生态”。通过不同维度量检测设备间的数据联通与能力协同，中安不仅提供了极致的缺陷捕捉能力，也达成了对制造全生命周期的系统性洞察与动态闭环优化。

“从发现问题走向提前避免问题，从事后修正走向过程控制”。在追求极限良率的征途中，中安半导体基于这种系统性的理解力，驱动着中国半导体高端设备实现从“功能替代”向“能力引领”的质变跃迁。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

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